特許

J-GLOBAL ID：200903081370100930

半導体装置及びその製造方法

発明者： 高木 信一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-169997
公開番号（公開出願番号）：特開2000-012708
出願日： 1998年06月17日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】MFSFETのチャネルとゲート絶縁膜との界面が良好で、常誘電体である基板の酸化膜を形成しない。【解決手段】素子分離絶縁膜12に囲まれたp型シリコン基板11の素子領域の一部にソース・ドレイン領域13が形成されている。全面にBaMF4 膜14及びSrBi2 TaO9 膜15が順次積層されている。SrBi2 TaO9 膜15上にソース・ドレイン領域13に挟まれたようにゲート電極16が形成されている。ゲート電極16を覆うように全面に層間絶縁膜17が形成されている。ソース・ドレイン領域13又はゲート電極16のそれぞれに接続するコンタクトホール中に配線18が形成されている。なお、BaMF4 膜14及びSrBi2 TaO9 膜15が、ゲート絶縁膜である。

請求項（抜粋）：

半導体基板上にゲート絶縁膜として強誘電体が形成された電界効果トランジスタを含む半導体装置であって、前記ゲート絶縁膜は、前記半導体基板上に接触し、非酸化物又は還元性を有する酸化物からなる第1の強誘電体膜と、第1の強誘電体膜上に形成され、酸化物からなる第2の強誘電体膜とを具備してなることを特徴とする半導体装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10 451

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 451

Fターム (29件)：

5F001AA17 ,  5F001AB02 ,  5F001AD12 ,  5F001AD15 ,  5F001AD20 ,  5F001AD60 ,  5F001AD62 ,  5F001AG10 ,  5F001AG12 ,  5F001AG26 ,  5F001AG29 ,  5F001AG30 ,  5F083FR06 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA16 ,  5F083JA17 ,  5F083JA38 ,  5F083NA01 ,  5F083NA02 ,  5F083PR03 ,  5F083PR05 ,  5F083PR25 ,  5F083PR33 ,  5F083PR34 ,  5F083PR36 ,  5F083PR38 ,  5F083PR40