特許
J-GLOBAL ID：200903081379503476
半導体集積回路の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-221569
公開番号（公開出願番号）：特開平7-078895
出願日： 1993年09月07日
公開日（公表日）： 1995年03月20日
要約：
【要約】【目的】Bi-CMOS集積回路のLDD構造形成用の側壁スペーサを形成するエッチバックでバイポーラトランジスタ形成領域がダケージを受けることを防止する。【構成】Bi-CMOS集積回路の製法において、PMOSトランジスタおよびNMOSトランジスタの低濃度で浅いp型拡散層10,n型拡散層11およびバイポーラトランジスタのp型ベース領域8を形成後、全面に酸化シリコン膜12を堆積してPMOSトランジスタ形成領域およびNMOSトランジスタ形成領域の酸化シリコン膜12を互いに独立にエッチバックして側壁スペーサ15a,15bを形成し且つ高濃度のp+ 型拡散層14,n+ 型拡散層16を形成することでバイポーラトランジスタ形成領域のベース領域8上を酸化シリコン膜12で保護する。
請求項（抜粋）：
p型半導体基板上にn型ウェルとp型ウェルおよび島状に分離されたn型のバイポーラトランジスタ形成領域のそれぞれを形成し前記n型ウェル及びp型ウェルの上にそれぞれゲート電極を形成する工程と、前記n型ウェルおよびバイポーラトランジスタ形成領域の表面に低濃度のp型不純物を浅くイオン注入して前記ゲート電極に整合したp型拡散層およびベース領域を形成する工程と、前記p型ウェルの表面に低濃度のn型不純物を浅くイオン注入して前記ゲート電極に整合したn型拡散層を形成する工程と、全面に絶縁膜を堆積した後前記絶縁膜上に第1のフォトレジスト膜を塗布して前記n型ウェル上に開口部を形成し前記第1のフォトレジスト膜をマスクとして前記絶縁膜を異方性エッチングし前記ゲート電極の側面に側壁スペーサを形成する工程と、前記第1のフォトレジスト膜および側壁スペーサをマスクとしてp型不純物を高濃度にイオン注入しLDD構造のPMOSトランジスタを形成する工程と、前記第1のフォトレジスト膜を除去した後全面に第2のフォトレジスト膜を塗布して前記p型ウェル上に開口部を形成し前記第2のフォトレジスト膜をマスクとして前記絶縁膜を異方性エッチングし前記ゲート電極の側面に側壁スペーサを形成する工程と、前記第2のフォトレジスト膜および側壁スペーサをマスクとしてn型不純物を高濃度にイオン注入しLDD構造のNMOSトランジスタを形成する工程とを含むことを特徴とする半導体集積回路の製造方法。
IPC (4件)：
H01L 21/8249
, H01L 27/06
, H01L 21/8238
, H01L 27/092
H01L 27/06 321 B
, H01L 27/08 321 E
