特許
J-GLOBAL ID：200903081394569343
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-217286
公開番号（公開出願番号）：特開平9-064179
出願日： 1995年08月25日
公開日（公表日）： 1997年03月07日
要約：
【要約】【課題】 高集積化に適した半導体装置およびその半導体装置を少ない工程数で製造できる製造方法を提供する。【解決手段】 MOSトランジスタ10を覆う層間絶縁層11上の絶縁層13に写真製版技術により形成可能な最小加工寸法以下の開孔径を有する開孔が形成される。その開孔の内壁面を覆うように絶縁層19が形成される。この絶縁層19から半導体基板1に達するように、コンタクトホール27が形成される。このコンタクトホール27は、層間絶縁層11および絶縁層13の部分では写真製版技術により形成可能な最小加工寸法より小さい第1の開孔径を有し、かつ絶縁層19の部分では第1の開孔径より大きい第2の開孔径を有するように形成される。
請求項（抜粋）：
半導体基板の主表面に導電領域を形成する工程と、前記半導体基板の主表面上に第1の絶縁層を形成する工程と、前記第1の絶縁層上に前記第1の絶縁層と被エッチング特性の異なる第2の絶縁層を形成する工程と、前記導電領域の上方に第1の開孔を有し、かつ前記第1の絶縁層と略同一の被エッチング特性を有する第3の絶縁層を前記第2の絶縁層上に形成する工程と、前記第3の絶縁層の第1の開孔側壁に側壁絶縁層を形成する工程と、前記側壁絶縁層と前記第3の絶縁層とをマスクとして前記第2の絶縁層を前記第1の絶縁層が露出するまでエッチング除去して、前記第2の絶縁層に第2の開孔を形成する工程と、前記第2の開孔を埋込むように前記第3の絶縁層および前記側壁絶縁層上に第4の絶縁層を形成する工程と、前記第2の開孔の上方に前記第2の開孔の開孔径より大きい開孔径のホールパターンを有するレジストを形成する工程と、前記第1、第3および第4の絶縁層がエッチングされやすく、かつ前記第2の絶縁層はエッチングされにくい条件で、前記第1、第2、第3および第4の絶縁層と前記側壁絶縁層とに前記レジストをマスクとしてエッチングを行なうことにより、前記第1、第2、第3および第4の絶縁層を貫通して前記導電領域に達し、かつ前記第1および第2の絶縁層部では前記第2の開孔の開孔径と略同一の径を有し、前記第4の絶縁層部では前記ホールパターンの開孔径と略同一の開孔径を有する孔を形成する工程と、前記孔を通じて前記導電領域と電気的に接続され、かつ前記第4の絶縁層上に延在する導電層を形成する工程とを備えた、半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 21/90 D
, H01L 29/78 301 X
