特許
J-GLOBAL ID：200903081420718360
データ処理装置及びデータ処理システム
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平9-350330
公開番号（公開出願番号）：特開平11-184752
出願日： 1997年12月19日
公開日（公表日）： 1999年07月09日
要約：
【要約】【課題】 アドレスアレイとデータアレイを並列動作させる形式のキャッシュメモリと同等のデータ読み出し速度を維持しつつ、低消費電力を実現する。【解決手段】 CPU(101)は前回のアクセスアドレスに対して今回のアクセスが連続的アクセスアドレスであるかを示す第1信号(104)を出力する。キャッシュメモリ(4)は、CPUによる次回アクセスで第1信号が連続的アクセスアドレスである事を示すならば次回アクセスにおけるインデックス動作で選択されるキャッシュラインが今回アクセスと同一になるべき場合に第1状態に、そうでない場合には第2状態にされるフラグ手段(313)を有し、CPUによるアクセス時に第1信号が連続的アクセスアドレスであることを示し且つフラグ手段が第1状態であるときはアドレスアレイ(109)のメモリ動作を抑止しデータアレイ(110)だけを動作させる。
請求項（抜粋）：
アドレス信号を出力するアクセス制御手段と、前記アクセス制御手段に接続されたキャッシュメモリ手段とを含み、前記アクセス制御手段は、前回のアクセスアドレスに対して今回のアクセスが連続的アクセスアドレスであるか否かを示す第1信号を出力し、前記キャッシュメモリ手段は、複数のタグ格納部を有する第1メモリ部と、前記個々のタグ格納部に対応する複数のキャッシュラインを有する第2メモリ部と、アクセスアドレス信号の第1の部分によって選択されるタグ格納部のタグが前記アクセスアドレス信号の第2の部分に一致するか否かを判定する比較部と、前記比較部の比較結果を入力する制御部とを有し、前記制御部は、前記アクセス制御手段による次回アクセスにおいて前記第1信号が前記連続的アクセスアドレスである事を示すならば当該次回アクセスにおける前記比較部の判定結果が今回アクセスと同一キャッシュラインで一致になるべき場合に第1状態に、そうでない場合には第2状態にされるフラグ手段を有し、前記アクセス制御手段によるアクセス時に前記第1信号が連続的アクセスアドレスであることを示し且つ前記フラグ手段が第1状態であるときは前記第1メモリ部のメモリ動作を抑止し前記第2メモリ部のキャッシュラインをアクセスアドレス信号の第1の部分で選択するものであるデータ処理装置。
FI (2件)：
G06F 12/08 E
, G06F 12/08 G
