特許
J-GLOBAL ID：200903081432587377

おのおのが大容量性負荷に関連した多数の高速出力ライン用の極低電圧チップ間CMOS論理信号伝送

発明者：
フランク エム.ワンラス

フランク エム.ワンラス について


出願人/特許権者：
スタンダード マイクロシステムズ コーポレイション

スタンダード マイクロシステムズ コーポレイション について


代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-003513
公開番号（公開出願番号）：特開平7-007409
出願日： 1994年01月18日
公開日（公表日）： 1995年01月10日
要約：
【要約】【目的】 劇的に外部の動的消費電力を低減し得る、極低電圧チップ間信号伝送を有するCMOS装置を提供する。【構成】 本発明のCMOS集積回路(IC)装置は、従来方式の3.3V、または5Vの内部論理レベルで動作する内部論理回路と、内部論理レベルを0.3Vの外部論理レベルに変換する出力バッファと、0.3Vの外部論理レベルを内部論理レベルに変換する入力バッファとを備えている。非常に高いクロック速度で駆動される、比較的高い容量値を有する多数の外部出力負荷を含むCMOSICにおいて、低い外部論理レベルにより、CMOS IC装置の全信号入力及び出力に静電型放電(ESD)保護物を含ませることができる。ESD保護物は、各信号ライン及び接地基準の間に並列接続された一対の逆極性シリコンPN接合型ダイオードを備えている。
請求項（抜粋）：
複数の相互接続したパッケージ式CMOS装置を備えたシステムにおいて、各装置が、0.5Vを超えない論理レベルを受信すると共に、3.3Vを超える論理レベルで動作する内部論理回路とインターフェースする入力バッファ手段と、0.5Vを超えない論理レベルを外部に伝送すると共に、前記内部論理回路に応答する出力バッファ手段であって、システム及び装置電力動作レベルが、高速及び高容量性負荷動作の際に制限されてなる前記出力バッファ手段と、を具備したことを特徴とする前記システム。
IPC (2件)：
H03K 19/0175 ,  H03K 19/003
引用特許：
出願人引用 (18件)
  • 特開平4-211515
  • 特開平4-175011
  • 特開平2-084815
全件表示
審査官引用 (18件)
  • 特開平4-211515
  • 特開平4-175011
  • 特開平2-084815
全件表示

前のページに戻る

TOP

BOTTOM