特許
J-GLOBAL ID：200903081456225735
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-040235
公開番号（公開出願番号）：特開平10-242264
出願日： 1997年02月25日
公開日（公表日）： 1998年09月11日
要約：
【要約】 (修正有)【課題】 トレンチ素子分離領域のコーナー部での電界緩和の目的が達成されない恐れがある。【解決手段】 シリコン基板101上にゲート絶縁膜102、ポリシリコン薄膜103及びシリコン窒化膜104を順次形成する。選択的にシリコン窒化膜、ポリシリコン薄膜及びゲート絶縁膜をエッチングしてシリコン基板表面を露出させ続けて、上記半導体基板をエッチングして、該半導体基板に溝106a,b,cを形成した後、溝部の側面部及び底面部並びに溝開口部のポリシリコン薄膜103側壁を酸化する。全面にシリコン酸化膜107,108,109を堆積した後、シリコン窒化膜をエッチングストッパーとしてシリコン酸化膜109をエッチングバックし、溝部内に絶縁膜109を埋設する。次に、シリコン窒化膜104を除去した後、導電性薄膜110を堆積し、導電性薄膜及び上記シリコン薄膜103を選択的に除去して、ゲート電極112を形成する。
請求項（抜粋）：
半導体基板上にゲート絶縁膜、シリコン薄膜及びシリコン窒化膜を順次形成する工程と、所定の形状のマスクパターンを用いて、素子が形成される領域を除いて選択的に上記シリコン窒化膜、シリコン薄膜及びゲート絶縁膜をエッチングして上記半導体基板表面を露出させる工程と、上記マスクパターンを用いて上記半導体基板をエッチングして、該半導体基板に溝を形成する工程と、上記溝部の側面部及び底面部並びに該溝開口部の上記シリコン薄膜側壁を酸化する工程と、上記溝を埋め込むように全面に絶縁膜を堆積した後、上記シリコン窒化膜をエッチングストッパーとして上記絶縁膜をエッチングし、上記溝部内に絶縁膜を埋設する工程と、上記シリコン窒化膜を除去した後、導電性薄膜を堆積する工程と、上記導電性薄膜及び上記シリコン薄膜を選択的に除去して、ゲート電極を形成する工程とを有することを特徴とする、半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 21/76 L
, H01L 29/78 301 R
