特許

J-GLOBAL ID：200903081529911047

集積電圧制限兼安定化素子の製造方法

発明者： パオロ ゲッチ ,  アルフォンソ マウレリー
出願人/特許権者： エスジーエス-トムソン マイクロエレクトロニクス エッセ エッレ エーレ
代理人 (1件)： 杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-203669
公開番号（公開出願番号）：特開平7-106604
出願日： 1994年08月29日
公開日（公表日）： 1995年04月21日
要約：

【要約】【目的】 フラッシュEEPROMメモリデバイス内に、追加の製造工程を必要とすることなく、安定なクランプ電圧を有する集積電圧制限兼安定化素子を製造することにある。【構成】 本発明の製造方法は、単結晶シリコン基板(1)内にN型低ドープウェル(2)を形成する工程、N型ウェル(2)の表面に活性区域(4)を定める工程、活性区域(4)上に薄いゲート酸化層(5)を成長する工程、N型ウェル内(2)に第1高ドーズのN型ドーパントを注入してN型領域(6;18,19)を得る工程、第1高ドーズより高い第2高ドーズのN型ドーパントをN型領域(6;18)内に注入してN型ウェル(2)及びN型領域(6;18)の双方に対するN+接点領域(7;20)を得る工程、第1高ドーズより高い第3高ドーズのP型ドーパントをN型領域(6;19)内に注入してP+領域(8;21)を形成する工程を具えることを特徴とする。

請求項（抜粋）：

フラッシュEEPROMメモリデバイス内に集積された電圧制限兼安定化素子を製造する方法において、(a)単結晶シリコン基板(1)内にN型低ドープウェル(2)を形成する工程、(b)前記N型ウェル(2)の表面に活性区域(4)を定める工程、(c)前記活性区域(4)上に薄いゲート酸化層(5)を成長する工程、(d)前記N型ウェル内(2)に第1の高ドーズ量のN型ドーパントを注入してN型領域(6;18,19)を得る工程、(e)前記第1の高ドーズ量より高い第2の高ドーズ量のN型ドーパントを前記N型領域(6;18)内に注入して前記N型ウェル(2)及び前記N型領域(6;18,19)のためのN+接点領域(7;20)を得る工程、(f)前記第1の高ドーズ量より高い第3の高ドーズ量のP型ドーパントを前記N型領域(6;19)内に注入してP+領域(8;21)を形成する工程、を具えることを特徴とする集積電圧制限兼安定化素子の製造方法。

IPC (2件)：

H01L 29/866 ,  H01L 27/115

FI (2件)：

H01L 29/90 D ,  H01L 27/10 434