半導体メモリ

発明者： ,
出願人/特許権者： ,
代理人 (1件)：工藤実 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-263397
公開番号（公開出願番号）：特開2003-077276
出願日： 2001年08月31日
公開日（公表日）： 2003年03月14日
要約：

【要約】 (修正有)【課題】メモリセルと入出力パッドとの間でデータを伝送する際に発生する遅延時間を小さくすることができる半導体メモリを提供する。【解決手段】半導体メモリは、偶数アドレスにより活性化されるEven領域と、奇数アドレスにより活性化されるOdd領域とを有するメモリである。Even領域の第1Evenデータバスと、第2Evenデータバスと、第1バッファ7と、Odd領域の第1Oddデータバスと、第2Oddデータバスと、第2バッファ11と、I/O回路9とを備えている。I/O回路9は、前記Even読み出しデータと前記Odd読み出しデータとのうちの一方を、出力用クロック(Read4)の立ち上がりエッジをトリガとして出力し、他方を出力用クロック(Read4)の立ち下がりエッジをトリガとして出力する。

請求項（抜粋）：

偶数アドレスにより活性化されるEven領域と、奇数アドレスにより活性化されるOdd領域とを有するメモリにおいて、前記Even領域のEven読み出しデータを伝送する第1Evenデータバスと、第2Evenデータバスと、前記Even読み出しデータをバッファリングし、前記第2Evenデータバスに出力する第1バッファと、前記Odd領域のOdd読み出しデータを伝送する第1Oddデータバスと、第2Oddデータバスと、前記Odd読み出しデータをバッファリングし、前記第2Oddデータバスに出力する第2バッファと、前記第2Evenデータバスから前記Even読み出しデータを受け取り、前記第2Oddバスから前記Odd読み出しデータを受け取って、前記Even読み出しデータと前記Odd読み出しデータとのうちの一方を、出力用クロックの立ち上がりエッジをトリガとして出力し、他方を前記出力用クロックの立ち下がりエッジをトリガとして出力するI/O回路とを備えている半導体メモリ。

IPC (3件)：

G11C 11/409 , G11C 11/401 , G11C 11/407

FI (5件)：

G11C 11/34 354 Q , G11C 11/34 362 S , G11C 11/34 354 P , G11C 11/34 362 H , G11C 11/34 354 C

Fターム (20件)：

5M024AA42 , 5M024BB03 , 5M024BB04 , 5M024BB17 , 5M024BB33 , 5M024BB34 , 5M024DD19 , 5M024DD32 , 5M024DD39 , 5M024DD45 , 5M024DD59 , 5M024DD82 , 5M024JJ03 , 5M024JJ32 , 5M024LL01 , 5M024LL19 , 5M024PP01 , 5M024PP02 , 5M024PP03 , 5M024PP07

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