特許
J-GLOBAL ID：200903081627691900
不揮発性半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-080172
公開番号（公開出願番号）：特開平5-326970
出願日： 1992年04月02日
公開日（公表日）： 1993年12月10日
要約：
【要約】【目的】トンネル絶縁膜を含む浮遊ゲート電極を有するMISトラジスタにおいて、ドレイン・ソース領域のアバランシュブレークダウン電圧の向上をはかりながら、メモリセルサイズを小さくする。【構成】ソース領域およびドレイン領域が、低濃度N型半導体層6と高濃度N型半導体層7を積層し、低濃度N型半導体層6の底面でのみP型半導体基板1と接合するようにP型半導体基板1上に凸形状に配置され、ソース・ドレイン間のチャネル領域は凹部の底部に配置され、トンネル酸化膜領域9は凸部上面の高濃度N型半導体層7上に配置された構造を有している。【効果】トンネル酸化膜下ドレイン表面近傍の空乏化を防止し、高いアバランシュブレークダウン電圧を維持しながら、チャネル-トンネル酸化膜領域間距離およびチャネル長の縮小を実現させることができる。
請求項（抜粋）：
P型半導体基板に積層して設けられた低濃度N型半導体層および高濃度N型半導体層からなるソース領域およびドレイン領域、前記ソース領域およびドレイン領域を分離して設けられた溝の表面から前記ドレイン領域の表面にかけて設けられた第1ゲート絶縁膜、前記第1ゲート絶縁膜と連結し前記ドレイン領域の表面の一部を覆うトンネル絶縁膜、前記第1ゲート絶縁膜とトンネル絶縁膜を覆う浮遊ゲート電極および前記浮遊ゲート電極を第2ゲート絶縁膜を介して覆う制御ゲート電極からなるメモリ用MISトランジスタと、前記メモリ用MISトランジスタのドレイン領域に連結した前記低濃度N型半導体層および高濃度N型半導体層からなる他のドレイン領域、前記他のドレイン領域と他の溝によって分離されて前記P型半導体基板に積層して設けられた低濃度N型半導体層と高濃度N型半導体層とからなる他のソース領域および前記他の溝の表面を第3ゲート絶縁膜を介して設けられたゲート電極からなる選択用MISトランジスタと、前記制御ゲート電極に連結したワード線と、前記選択用トラジスタのドレイン領域に接続されるディジット線とを有することを特徴とする不揮発性半導体記憶装置。
IPC (5件)：
H01L 29/788
, H01L 29/792
, H01L 21/76
, H01L 27/115
, H01L 29/62
H01L 29/78 371
, H01L 27/10 434
