特許
J-GLOBAL ID：200903081636251556
電流出力回路
発明者：
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出願人/特許権者：
代理人 (1件)：
田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-117283
公開番号（公開出願番号）：特開平10-308635
出願日： 1997年05月07日
公開日（公表日）： 1998年11月17日
要約：
【要約】【課題】 電流出力と時間比例出力を合わせ持つ回路において、時間比例出力として動作させた場合に、制御出力をOFFからONに切り替えた後、負荷に過大電流が流れないようにすること、および出力電流が安定するまでの時間を短縮することである。【解決手段】 制御装置2の第1の制御出力端子1をオペアンプ3の非反転入力端に接続し、このオペアンプ3の出力端に第1の抵抗4と、第1のFET5のゲート端子を接続し、この第1のFET5のドレインと電源の一方の端子間に負荷6を接続し、第2の抵抗7の一端を第1のFET5のソースとオペアンプ3の反転入力端に、かつ他端を電源の他方の端子間にそれぞれ接続し、制御装置2の第2の制御出力端子8に第2のFET9のゲートを接続するとともに、ドレインをオペアンプ3の非反転入力端に、かつソースを電源のグランドに接続したものである。
請求項（抜粋）：
出力電流制御信号を出力する第1の制御出力端子(1)と、時間比例出力の制御信号を得る第2の制御出力端子(8)を有する制御装置(2)と、上記第1の制御出力端子(1)を非反転入力端に接続したオペアンプ(3)と、このオペアンプ(3)の出力端に一端を接続した第1の抵抗(4)と、この第1の抵抗(4)の他端にゲート端子を接続した第1のFET(5)と、この第1のFET(5)のドレインと電源の一方の端子間に接続した負荷(6)と、一端を上記第1のFET(5)のソースと上記オペアンプ(3)の反転入力端に、かつ他端を上記電源の他方の端子間にそれぞれ接続した第2の抵抗(7)と、上記制御装置(2)の第2の制御出力端子(8)にゲートを接続するとともに、ドレインを上記オペアンプ(3)の非反転入力端に、かつソースを上記電源のグランドに接続した第2のFET(9)を備え、上記出力電流制御信号により上記負荷(6)を流れる出力電流を制御し、かつ、上記時間比例出力の制御信号により上記負荷(6)を流れる電流のON/OFFを制御するように構成した電流出力回路。
IPC (4件)：
H03F 1/52
, H03F 3/217
, H03K 17/08
, H03K 17/687
H03F 1/52 Z
, H03F 3/217
, H03K 17/08 C
, H03K 17/687 A
