特許

J-GLOBAL ID：200903081755092083

半導体装置の製造方法

発明者： 谷口 敏雄
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-068933
公開番号（公開出願番号）：特開平5-275543
出願日： 1992年03月27日
公開日（公表日）： 1993年10月22日
要約：

【要約】【目的】 半導体装置の製造方法に関し,複数のコンタクトホールの深さをそろえる方法を目的とする。【構成】 半導体基板1上に積層されたn(n≧3)層の配線層を有する半導体装置の製造において,第(n-1)層目の配線層10a を形成する際, 第(n-2)層目以下の配線層3a, 5aを露出する第1のコンタクトホールを形成し,全面に第1の導体膜を堆積した後パターニングして第(n-1)層目の配線層10a を形成しかつ第(n-2)層目以下の配線層に接続する接続層10b, 10cを形成し, 次いで,全面に絶縁膜11, 12を堆積した後,第(n-1)層目の配線層10a 及び接続層10b, 10cを露出する第2のコンタクトホール13a, 13b, 13cを形成し,次いで,全面に第2の導体膜を堆積した後パターニングして該第(n-1)層目の配線層10a 及び接続層10b, 10cに接続する第n層目の配線層14a, 14b, 14c を形成するように構成する。

請求項（抜粋）：

半導体基板(1) 上に積層されたn(n≧3)層の配線層を有する半導体装置の製造において,第(n-1)層目の配線層(10a) を形成する際, 第(n-2)層目以下の配線層(3a, 5a)を露出する第1のコンタクトホールを形成し,全面に第1の導体膜を堆積した後パターニングして第(n-1)層目の配線層(10a) を形成しかつ第(n-2)層目以下の配線層に接続する接続層(10b, 10c)を形成し,次いで,全面に絶縁膜(11, 12)を堆積した後,該第(n-1)層目の配線層(10a) 及び該接続層(10b, 10c)を露出する第2のコンタクトホール(13a, 13b,13c)を形成し,次いで,全面に第2の導体膜を堆積した後パターニングして該第(n-1)層目の配線層(10a) 及び該接続層(10b, 10c)に接続する第n層目の配線層(14a, 14b, 14c) を形成することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/90 ,  H01L 21/302 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 27/108

FI (2件)：

H01L 21/88 F ,  H01L 27/10 325 P