特許

J-GLOBAL ID：200903081790213101

CMOS回路

発明者： ラジェンドラ・クマール
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 上野 英夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-308215
公開番号（公開出願番号）：特開平7-202679
出願日： 1994年11月17日
公開日（公表日）： 1995年08月04日
要約：

【要約】【目的】速度/電力消費トレード・オフが改良されたCMOS回路を提供する。【構成】本発明の一実施例によれば、回路内の少なくとも1つのMOSトランジスタのしきい値電圧が変更されるCMOS回路が提供される。しきい値電圧を変えることにより、速度/電力消費トレードオフが特定のCMOS回路の設計基準に合うよう変更される。たとえば、CMOS回路のCMOSトランジスタ対におけるPMOSトランジスタのプル・アップ速度を増加するため、選択MOSトランジスタのしきい値電圧が低減される。変更は、デバイス・レベルあるいは回路レベルで発生し得る。

請求項（抜粋）：

第1のしきい値電圧を備え、ソース端子が第1の電位に接続され、ゲート端子が入力信号を受信し、ドレイン端子が出力端子に接続された、PMOSトランジスタと、第2のしきい値電圧を備え、ソース端子が第2の電位に接続され、ゲート端子が入力信号を受信し、ドレイン端子が出力端子に接続された、NMOSトランジスタと、を備えて成るCMOS回路。

IPC (3件)：

H03K 19/0948 ,  H01L 21/8238 ,  H01L 27/092

FI (2件)：

H03K 19/094 B ,  H01L 27/08 321 L