特許

J-GLOBAL ID：200903081816288733

半導体装置の製造方法

発明者： 岩崎 良英 ,  住ノ江 信二 ,  中西 宏之 ,  石尾 俊也 ,  森 勝信 ,  田中 隆正
出願人/特許権者： シャープ株式会社
代理人 (1件)： 原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願2002-005280
公開番号（公開出願番号）：特開2003-209069
出願日： 2002年01月11日
公開日（公表日）： 2003年07月25日
要約：

【要約】【課題】 半導体装置に配線を形成する電解めっき工程において、めっき液とカソード端子との接触による異常めっき析出物の発生に伴うめっき不良の発生を防止し得る半導体装置の製造方法を提供する。【解決手段】 貫通孔2に充填されているはんだ4によって表面側および裏面側に形成された導電層5、6が導通され、表面側に形成された導電層5上にマスク7が形成されている半導体ウェハ1の裏面側の導電層6と電解めっき装置のカソード端子とを電気的に接続して電解めっきを行い、めっき層8を形成することにより半導体ウェハ1の表面側に配線を形成する。

請求項（抜粋）：

半導体素子を搭載する半導体ウェハの表面側のほぼ全面に導電層を形成し、その上に配線部分を電解めっきし、その後、導電層除去工程にて電解めっきした配線部分以外の導電層を除去することにより半導体ウェハの表面側に配線を形成する半導体装置の製造方法において、上記半導体ウェハの表面側と裏面側とを貫通する貫通孔を穿設した後、該貫通孔に導電性材料を設ける貫通孔導電工程と、半導体ウェハの表面側にほぼ全面に渡って導電層を形成する表面導電層形成工程と、半導体ウェハの裏面側にほぼ全面に渡って導電層を形成する裏面導電層形成工程と、上記半導体ウェハの裏面側の導電層と電解めっき装置のカソード端子とを電気的に接続して上記配線部分の電解めっきを行う電解めっき工程とを含むことを特徴とする半導体装置の製造方法。

IPC (11件)：

H01L 21/288 ,  C25D 5/02 ,  C25D 5/08 ,  C25D 7/12 ,  C25D 17/00 ,  C25D 17/06 ,  C25D 17/08 ,  C25D 17/10 ,  C25D 17/12 ,  H01L 21/3065 ,  H01L 21/3205

FI (11件)：

H01L 21/288 E ,  C25D 5/02 C ,  C25D 5/08 ,  C25D 7/12 ,  C25D 17/00 J ,  C25D 17/06 C ,  C25D 17/08 R ,  C25D 17/10 B ,  C25D 17/12 C ,  H01L 21/88 B ,  H01L 21/302 N

Fターム (27件)：

4K024AB08 ,  4K024BA15 ,  4K024BB12 ,  4K024BC10 ,  4K024CB06 ,  4K024CB08 ,  4K024CB13 ,  4K024CB22 ,  4K024GA16 ,  4M104BB04 ,  4M104BB09 ,  4M104DD52 ,  4M104DD71 ,  5F004AA09 ,  5F004DB08 ,  5F004EB02 ,  5F033HH07 ,  5F033HH11 ,  5F033HH13 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ12 ,  5F033QQ19 ,  5F033QQ27 ,  5F033QQ30