デイレーロツクループ回路

発明者：
出願人/特許権者：
代理人 (1件)：田澤博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-328384
公開番号（公開出願番号）：特開平5-145517
出願日： 1991年11月18日
公開日（公表日）： 1993年06月11日
要約：

【要約】【目的】捕捉系から追尾系への移行に際して同期がはずれにくく、追尾系にて同期はずれの生じないジッタ量の限界を拡大できるDLL回路を得る。【構成】捕捉系の捕捉判定回路より出力される信号に基づいて、追尾系のループの雑音帯域幅を調整し、また、PN発生器より互いに1チップ分または2チップ分の時間のずれを持った4種類あるいは6種類のPN系列を発生し、それらを入力信号とミキシングして検波した信号の合成結果に基づいて当該PN発生器を制御する。【効果】捕捉系から追尾系へ移行する際の同期はずれを防止でき、追尾系にて同期はずれの生じないジッタ量の限界を拡大することが可能となって、雑音に強いDLL回路が得られる。

請求項（抜粋）：

所定の時間関係を持つ複数の疑似雑音系列を発生する疑似雑音発生器を有する追尾系と、前記疑似雑音発生から送られてくる疑似雑音系列と入力信号との相関値を基準電圧と比較して同期の捕捉を行う捕捉判定回路を有し、前記疑似雑音発生器より送られてくる疑似雑音系列と前記入力信号のずれを、疑似雑音系列の1チップ以内の範囲まで引き込んで前記追尾系に引き渡す捕捉系とを備えたディレーロックループ回路において、前記追尾系に、前記捕捉判定回路からの信号に基づいて、当該追尾系のループの雑音帯域幅を調整する雑音帯域調整手段を設けたことを特徴とするディレーロックループ回路。

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