特許

J-GLOBAL ID：200903081824513851

半導体装置

発明者： 牧野 孝実
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平4-039820
公開番号（公開出願番号）：特開平5-235350
出願日： 1992年02月26日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】絶縁層上の半導体層にMOS型電界効果トランジスタを形成して構成される半導体装置に関し、良質で製造の容易なウェハから素子形成半導体層を形成し、閾値の調整が容易なnMOSFETとpMOSFETを併存させることを目的とする。【構成】絶縁層3上の素子形成半導体層4に、p型MOSFETとn型MOSFETを併存させて構成される半導体装置において、前記素子形成半導体層4のうち、前記p型MOSFETと前記n型MOSFETの双方のチャネル領域は、不純物濃度1×1013/cm3 以上の不純物が含まれて同一導電型になされているとともに、前記素子形成半導体層4の厚さは、ゲート電圧を印加しない状態で前記素子形成半導体層4の表面から広がる空乏層の深さと同一又はそれ以下に形成されていることを含み構成する。

請求項（抜粋）：

絶縁層(3)上の素子形成半導体層(4)に、p型MOS電界効果トランジスタとn型MOS電界効果トランジスタを併存させて構成される半導体装置において、前記素子形成半導体層(4)のうち、前記p型MOS電界効果トランジスタと前記n型MOS電界効果トランジスタの双方のチャネル領域は、不純物濃度1×1013/cm3 以上の不純物が含まれて同一導電型となっているとともに、前記素子形成半導体層(4)の厚さは、ゲート電圧を印加しない状態で前記素子形成半導体層(4)の表面から広がる空乏層の深さと同一又はそれ以下に形成されていることを特徴とする半導体装置。

IPC (4件)：

H01L 29/784 ,  H01L 21/84 ,  H01L 27/092 ,  H01L 27/12

FI (2件)：

H01L 29/78 311 C ,  H01L 27/08 321 B