特許

J-GLOBAL ID：200903081830557348

スタック形半導体構造体及びその形成方法

発明者： カール・セダーバウン ,  ローランド・シヤンクルー ,  マイリアム・コンブ ,  パトリツク・モーン ,  ビンセント・バレツト
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-138644
公開番号（公開出願番号）：特開平6-013576
出願日： 1991年05月15日
公開日（公表日）： 1994年01月21日
要約：

【要約】【目的】半導体チップにスタック形タングステン・ゲートPFETデバイスを形成する方法及びその方法により得られる構造体を提供する。【構成】本発明によるスタック形半導体構造体は、活性領域(21)とポリシリコン・ライン(23-1,...)の少なくとも1つと接触し、その上方部分がSPFETデバイス(P2)のゲート電極と相互接続導体の両方または一方を形成しており、1組の金属接点スタッド(30-1,...)を備えた半導体基板(18、19)に形成される厚い不活性化層(26/27)と、薄い絶縁層(31)の上に形成され、その所定の部分が、所定のPFETデバイス本体(P2)のソース、ドレイン、及び、チャネル領域を形成し、ソース及びドレイン領域の少なくとも一方が接触開口部を介して金属接点スタッド(30-4)と接触するようになっている複数のポリシリコン・ランド(33-1)とを含む。

請求項（抜粋）：

マスタ・スライス処理ステップの完了後、デバイス(N1,...)と複数のポリシリコン・ライン(23-1,...)の両方または一方が形成された半導体ICベース構造体にスタック形半導体デバイスを形成する方法において、a) ベース構造体上において平坦化を施すこととが可能な、誘電材料による第1の厚い不活性化層(26/27)を被着させるステップと、b) 前記第1の厚さの不活性化層(26/27)に1組の第1のスタッド開口部(28-1,...)、いわゆる第1のスタッド開口部を形成し、少なくとも1つの活性領域(21)と前記ポリシリコン・ライン(23-1,...)の1つの両方または一方を露出させるステップと、c) 導電材料の第1の層(30)を被着させて、前記と第1のスタッド開口部に充填し、その一部の上方部分が前記半導体デバイスのゲート電極をなす1組の第1の接点スタッド(30-1,...)を形成するステップと、d) 該構造体を平坦化し、前記第1の接点スタッド(30-1、...)の上部表面と前記第1の厚さの不活性化層(26/27)の表面が共面をなすようにするステップと、e) 薄い絶縁層(31)を被着させて、半導体デバイスのゲート誘電体を形成し、それにパターン形成を施して、接触開口部(32-1,...)を設け、いくつかの第1の接触スタッドを所望の位置で露出させるステップと、f) 第1の導電性タイプの不純物で少量のドーピングを施されたポリシリコン層(33)を被着させるステップと、g) 前記ポリシリコン層(33)にパターン形成を施して、前記所望の位置で前記第1の接点スタッド(30-1,...)と接触する複数のポリシリコン・ランド(33-1,...)を形成するステップと、h) 該構造体に第2の導電性タイプのドーパントを選択的にイオン注入し、所定のポリシリコン・ランドまたはその一部に半導体デバイスのソース及びドレイン領域と相互接続導体を形成するステップと、i) 平坦化することが可能な誘導材料の第2の厚い不活性化層(35/36)を被着させるステップと、j) 前記第2の厚い不活性化層(35/36)に1組の第2のスタッド開口部(28-1',...)を形成し、前記ポリシリコン・ランド(33-1,...)の所望の部分と前記第1の接点スタッド(30-1,...)の部分の両方または一方を露出させるステップと、k) 導電材料の第2の層(38)を被着させて、第2の1組の第2の接点スタッド(38-1,...)を形成するステップと、l) 該構造体を平坦化し、前記第2の厚い不活性化層(35/36)の表面と前記第2の接点スタッド(38-1,...)の上部表面を共面化させるステップから成ることを特徴とする、スタック形半導体デバイスの形成方法。

IPC (3件)：

H01L 27/11 ,  H01L 21/28 301 ,  H01L 21/3205

FI (2件)：

H01L 27/10 381 ,  H01L 21/88 P