半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-067852
公開番号（公開出願番号）：特開平5-274895
出願日： 1992年03月26日
公開日（公表日）： 1993年10月22日
要約：

【要約】【目的】動作テスト用のデータパターンを変えることなく行デコーダ,列デコーダの出力信号線間の短絡を検出する。【構成】テスト用のワード線WLd2と、このワード線WLd2が選択レベルのとき各ディジット線DL1〜DLnに対して予め設定された特定のパターンのデータを伝達するトランジスタQ1〜Q4によるマスクROM型のメモリセルとによるテスト用のセルアレイをダミーセルアレイ2に設ける。これに伴いダミーデコーダ7及び基準セルアレイ3の一部を変更する。このテスト用のセルアレイおデータを読出して列デコーダ6等の出力信号線間の短絡の有無を検出する。

請求項（抜粋）：

行方向,列方向にマトリクス状に配列されたEPROM型の複数のメモリセル、選択レベルのときこれら複数のメモリセルを行単位で選択状態とする複数のワード線、及び前記複数のメモリセルの各列とそれぞれ対応して設けられ選択状態のメモリセルのデータを伝達する複数のディジット線を備えたメモリセルアレイと、行アドレス信号に従って前記複数のワード線のうちの所定のワード線を選択レベルとする行デコーダと、列アドレス信号に従って前記複数のディジット線のうちの所定のディジット線を選択する列デコーダと、この列デコーダにより選択されたディジット線に伝達された信号のレベルを判定するセンス増幅回路とを有する半導体記憶装置において、前記複数のワード線が全て非選択レベルのとき選択レベルとなるテスト用のワード線と、ゲートをそれぞれ前記テスト用のワード線と接続しドレインを前記各ディジット線とそれぞれ対応して接続し前記テスト用のワード線が選択レベルのとき前記複数のディジット線に対して予め設定された特定のパターンのデータを伝達するように形成されたトランジスタによるマスクROM型の複数のテスト用のメモリセルとを備えたテスト用のセルアレイを含むことを特徴とする半導体記憶装置。

IPC (3件)：

G11C 17/00 , G11C 29/00 303 , G11C 29/00

引用特許：

審査官引用 (5件)

特開昭55-073997
特開昭53-139159
特開平1-296500

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