特許

J-GLOBAL ID：200903081879323113

半導体装置およびその製造方法

発明者： 川崎 洋司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 児玉 俊英
公報種別：公開公報
出願番号（国際出願番号）：特願平11-153196
公開番号（公開出願番号）：特開2000-340677
出願日： 1999年06月01日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 イオン注入機の生産能力を低下させることなく、より多くのN型不純物を効率良くドープでき、従来の低温,短時間という熱処理条件を用いてN型ゲート電極の活性化率を向上することができ、N型ゲート電極の空乏化を抑制することができるデュアルゲート電極構造及びその製造方法を提供する。【解決手段】 ゲート酸化膜4上の全面に濃度1×1019/cm3のリンドープトシリコン膜7を膜厚1000Å程度堆積する。レジストパターン6をマスクとしてNMOS,PMOSの領域へそれぞれリン、ボロンをイオン注入し、RTA後デュアルゲート電極7a,7bをパターニングする。

請求項（抜粋）：

シリコン基板にNウエル,Pウエル,フィールド酸化膜を形成する工程と、上記シリコン基板上にゲート酸化膜を形成する工程と、上記ゲート酸化膜上にシリコン膜を形成する工程と、上記Pウエル上をレジストで被覆して上記Nウエル上の上記シリコン膜にN型不純物をイオン注入する工程と、上記Nウエル上をレジストで被覆して上記Pウエル上の上記シリコン膜にP型不純物をイオン注入する工程と、上記シリコン膜をパターニングして上記Nウエル上にN型ゲート電極を、上記Pウエル上にP型ゲート電極を形成する工程とを備えた半導体装置の製造方法において、上記シリコン膜のうちの少なくとも半分よりも下部にあたる膜厚分のシリコン膜を、1×1019/cm3未満のイオン濃度を有するN型不純物がドープされたドープトシリコン膜で形成したことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301 ,  H01L 29/78

FI (3件)：

H01L 27/08 321 D ,  H01L 21/28 301 A ,  H01L 29/78 301 G

Fターム (34件)：

4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD55 ,  4M104DD56 ,  4M104DD57 ,  4M104DD80 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH16 ,  5F040DB03 ,  5F040DC01 ,  5F040EC04 ,  5F040EC05 ,  5F040EC07 ,  5F040FA00 ,  5F040FA08 ,  5F040FA09 ,  5F040FC00 ,  5F040FC14 ,  5F048AA07 ,  5F048AA09 ,  5F048AC03 ,  5F048BB04 ,  5F048BB06 ,  5F048BB07 ,  5F048BB10 ,  5F048BB12 ,  5F048BB18 ,  5F048BE03 ,  5F048BG12 ,  5F048DB01