特許

J-GLOBAL ID：200903081887805836

半導体装置及びその製造方法

発明者： 小田 典明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-310662
公開番号（公開出願番号）：特開平11-145464
出願日： 1997年11月12日
公開日（公表日）： 1999年05月28日
要約：

【要約】【課題】従来、LDD構造のMOSFET半導体装置では、ゲート酸化膜及びゲート電極を上層膜の水分から保護するため、その上に保護酸化膜、保護窒化膜の積層構造を形成していた。この構造では、水分の侵入は防止できても保護窒化膜の引張り応力により、ゲート酸化膜及びゲート酸化膜と半導体基板との界面に電子及び正孔のトラップ準位が形成され、トランジスタのしきい値電圧を不安定にしていた。【解決手段】積層構造の保護絶縁膜として、引張り応力を有する熱CVD法による保護窒化膜12の上に圧縮応力を有するプラズマCVD法による保護酸化膜13或いは保護窒化膜18を形成することにより、トラップ準位の減少と水分の侵入の阻止を同時に達成できる。

請求項（抜粋）：

一導電型半導体基板に素子領域を分離する為に形成された第1絶縁膜と、前記第1絶縁膜を含む前記一導電型半導体基板上に形成されたゲート絶縁膜と、前記素子領域内にあって前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極をマスクとして自己整合的に形成された反対導電型のソース及びドレイン領域と、前記ゲート電極の側壁に形成された側壁絶縁膜と、前記ゲート電極及び前記側壁絶縁膜をマスクとして自己整合的に形成された反対導電型のソース及びドレイン取出し領域と、前記ゲート電極及び前記側壁絶縁膜を含む前記一導電型半導体基板全面に少なくとも一層以上の絶縁膜から構成される保護絶縁膜と、前記保護絶縁膜を含む前記一導電型半導体基板全面に、その上層に形成されるべき金属配線と前記ゲート電極を絶縁するために形成された層間絶縁膜と、から成る半導体装置において、前記保護絶縁膜が少なくとも前記層間絶縁を含む上層の層間絶縁膜からの水分を遮断し、かつ前記保護絶縁膜が有する応力を極小化するものであることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/318

FI (3件)：

H01L 29/78 301 P ,  H01L 21/318 C ,  H01L 29/78 301 L

引用特許：

審査官引用 (1件)

• 特開平4-186675