特許

J-GLOBAL ID：200903081922684796

CPU制御装置

発明者： 井 上 正 俊
出願人/特許権者： 株式会社リコー
代理人 (1件)： 杉信 興
公報種別：公開公報
出願番号（国際出願番号）：特願平4-156429
公開番号（公開出願番号）：特開平5-346876
出願日： 1992年06月16日
公開日（公表日）： 1993年12月27日
要約：

【要約】【目的】 CPUの暴走をRAM上のデ-タが消される前に検出して停止させる。【構成】 CPUのマシンサイクルのステ-ト信号によって、命令コ-ドのフェッチが行なわれているか否かを認識し、プログラムコ-ドが存在するメモリアドレス以外の値がアドレスバスに現われたか否かをデコ-ダ10で検出し、プログラムコ-ドが存在しないアドレスに対して命令コ-ドのフェッチが行なわれた時に、暴走を検出する。暴走を検出すると、RAMの書込みを禁止し、割り込み要求信号をCPUに出力し、暴走を停止させる。

請求項（抜粋）：

メモリアドレスのうち、所定の動作プログラムが存在する領域を除く特定の領域をCPUが指定したことを検出する、アドレス検出手段;CPU上の所定のマシンサイクルにおいて、所定のコ-ドを命令コ-ドとして取込んだことを検出する命令フェッチ検出手段;及び前記アドレス検出手段が特定のアドレス値を検出し、それと実質上同時に、前記命令フェッチ検出手段が所定のコ-ドの取込みを検出すると、CPUの暴走発生を示す信号を出力する暴走検出手段;を備えるCPU制御装置。

IPC (2件)：

G06F 11/30 305 ,  G06F 12/14 310

引用特許：

審査官引用 (3件)

• 特開平2-054344
  
• 特開昭63-163943
  
• 特開平3-184137