半導体装置内蔵ランダムアクセスメモリ部のタイミング検証方法および検証用論理シミュレーション装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-239415
公開番号（公開出願番号）：特開2001-067385
出願日： 1999年08月26日
公開日（公表日）： 2001年03月16日
要約：

【要約】【課題】回路検証時間の短縮を実現するタイミング検証方法を提供する。【解決手段】RAMブロックの入力端子がタイミングチェック対象端子であればクロック信号の変化イベント発生に合わせて仮想イベントをスケジュールし(A206)、端子毎に異なった時刻に変化するアドレス端子の変化イベント発生とクロック信号の変化イベント発生との時間差を算出し(A207)、算出した時間差と予め定めたタイミングスペックとを比較し、比較結果の値がタイミングスペックよりも小さければタイミング違反と判定して違反アドレス端子として記憶し(A210)、仮想イベントが発生すると、その時のアドレス信号と記憶した違反アドレス端子からタイミング違反に関わったタイミングチェック対象端子の対象アドレスを求め(A211)、その対象アドレスにのみタイミング違反処理を行う(A212)。

請求項（抜粋）：

イベントドリブン方式を用いた論理シミュレーション装置に適用される半導体装置内蔵ランダムアクセスメモリ部のタイミング検証方法において、前記タイミング検証の対象回路に含まれるランダムアクセスメモリブロックの入力端子でアドレス信号とクロック信号とのタイミング違反を検出するタイミングチェック処理を実行する場合であって、前記入力端子がタイミングチェック対象端子であれば前記クロック信号の変化イベント発生タイミングに合わせて架空のイベント発生としての仮想イベントをスケジュールし、前記入力端子毎に異なった時刻に変化するアドレス端子の変化イベント発生タイミングと前記クロック信号の変化イベント発生タイミングとの時間差を算出し、算出した時間差と予め定めたタイミングスペックとを比較し、比較結果の値が前記タイミングスペックよりも小さければ前記タイミング違反として判定するとともに違反アドレス端子として記憶し、前記仮想イベントが発生すると、その時のアドレス信号と記憶した前記違反アドレス端子から前記タイミング違反に関わった前記タイミングチェック対象端子の対象アドレスを求め、その対象アドレスにのみタイミング違反処理を行うことを特徴とする半導体装置内蔵ランダムアクセスメモリ部のタイミング検証方法。

IPC (3件)：

G06F 17/50 , G01R 31/28 , G06F 12/16 310

FI (5件)：

G06F 15/60 668 U , G06F 12/16 310 C , G01R 31/28 F , G01R 31/28 B , G06F 15/60 664 B

Fターム (16件)：

2G032AA07 , 2G032AC09 , 2G032AD06 , 2G032AE08 , 2G032AG07 , 5B018GA06 , 5B018GA10 , 5B018HA31 , 5B018KA01 , 5B018MA32 , 5B018RA13 , 5B046AA08 , 5B046BA02 , 5B046BA03 , 5B046JA03 , 5B046JA05

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