半導体メモリセル

発明者： , ,
出願人/特許権者：
代理人 (1件)：山本孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-158521
公開番号（公開出願番号）：特開2000-349171
出願日： 1999年06月04日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】情報保持時間を十分に長くとることを可能とし、従来のDRAMのような大容量のキャパシタを必要としない、半導体メモリセルを提供する。【解決手段】半導体メモリセルは、(1)ソース/ドレイン領域、チャネル形成領域CH1及びゲート領域G1を有する第1導電形の読み出し用の第1のトランジスタTR1、(2)ソース/ドレイン領域、チャネル形成領域CH2及びゲート領域G2を有する第2導電形のスイッチ用の第2のトランジスタTR2、(3)接合型トランジスタJF1、並びに、(3)補助キャパシタCから成り、第1のトランジスタTR1の一方のソース/ドレイン領域は、第2のトランジスタTR2のチャネル形成領域CH2に相当し、且つ、接合型トランジスタJF1の一方のソース/ドレイン領域に相当し、第2のトランジスタTR2の一方のソース/ドレイン領域は、第1のトランジスタTR1のチャネル形成領域CH1に相当し、且つ、接合型トランジスタJF1の一方のゲート部に相当し、補助キャパシタCは第1のトランジスタTR1のチャネル形成領域CH1に接続されている。

請求項（抜粋）：

(1)ソース/ドレイン領域、該ソース/ドレイン領域に接触し、且つ、該ソース/ドレイン領域を離間する半導体性のチャネル形成領域、及び、該チャネル形成領域と容量結合したゲート領域を有する第1導電形の読み出し用の第1のトランジスタ、(2)ソース/ドレイン領域、該ソース/ドレイン領域に接触し、且つ、該ソース/ドレイン領域を離間する半導体性のチャネル形成領域、及び、該チャネル形成領域と容量結合したゲート領域を有する第2導電形のスイッチ用の第2のトランジスタ、(3)ソース/ドレイン領域、チャネル領域及びゲート部を有する電流制御用の接合型トランジスタ、並びに、(4)補助キャパシタ、から成り、第1のトランジスタの一方のソース/ドレイン領域は、第2のトランジスタのチャネル形成領域に相当し、且つ、接合型トランジスタの一方のソース/ドレイン領域に相当し、第2のトランジスタの一方のソース/ドレイン領域は、第1のトランジスタのチャネル形成領域に相当し、且つ、接合型トランジスタの一方のゲート部に相当し、補助キャパシタは、第1のトランジスタのチャネル形成領域に接続されていることを特徴とする半導体メモリセル。

IPC (4件)：

H01L 21/8242 , H01L 27/108 , H01L 21/8238 , H01L 27/092

FI (2件)：

H01L 27/10 321 , H01L 27/08 321 G

Fターム (14件)：

5F048AA01 , 5F048AB01 , 5F048AC03 , 5F048AC10 , 5F048BA01 , 5F048BE02 , 5F048BG13 , 5F083AD69 , 5F083AD70 , 5F083GA09 , 5F083KA01 , 5F083KA05 , 5F083PR21 , 5F083PR36

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