特許
J-GLOBAL ID：200903081959213173
ディジタル・シグナル・プロセッサの低消費電力化方式
発明者：
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出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-049603
公開番号（公開出願番号）：特開平7-261869
出願日： 1994年03月18日
公開日（公表日）： 1995年10月13日
要約：
【要約】【目的】 本発明はディジタル・シグナル・プロセッサ(DSP)の低消費電力化方式に関し、DSPによる電力消費の一層の軽減が図れる低消費電力化方式の提供を目的とする。【構成】 プログラム制御の下でアナログ信号をリアルタイムにディジタル信号処理するDSPの低消費電力化方式において、フレーム信号FPに同期してディジタル信号処理を開始し、内部のプログラム制御によりクロック停止モードになるDSP6と、DSP6のデータ入出力インタフェース部に接続したバッファメモリ7であって、DSP6のクロック停止モード中に外部で発生するデータアクセスの要求をその外部アクセスのタイミング信号によりDSP6とは無関係に処理可能なものとを備える。好ましくは、バッファメモリ7は少なくとも1フレーム分の外部データの記憶容量を備える。又は、バッファメモリ7は1フレーム分未満の外部データの記憶容量を備え、DSP6のクロック停止モード中に外部から入力又は外部に出力されるデータのみを記憶するように制御される。
請求項（抜粋）：
プログラム制御の下でアナログ信号をリアルタイムにディジタル信号処理するディジタル・シグナル・プロセッサの低消費電力化方式において、フレーム信号(FP)に同期してディジタル信号処理を開始し、内部のプログラム制御によりクロック停止モードになるディジタル・シグナル・プロセッサ(6)と、ディジタル・シグナル・プロセッサ(6)のデータ入出力インタフェース部に接続したバッファメモリ(7)であって、ディジタル・シグナル・プロセッサ(6)のクロック停止モード中に外部で発生するデータアクセスの要求をその外部アクセスのタイミング信号によりディジタル・シグナル・プロセッサ(6)とは無関係に処理可能なものとを備えることを特徴とするディジタル・シグナル・プロセッサの低消費電力化方式。
IPC (2件)：
G06F 1/04 301
, H04B 7/26
