特許

J-GLOBAL ID：200903081979308880

半導体装置の製造方法

発明者： 坂尾 眞人
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 越場 隆
公報種別：公開公報
出願番号（国際出願番号）：特願平10-352929
公開番号（公開出願番号）：特開2000-183304
出願日： 1998年12月11日
公開日（公表日）： 2000年06月30日
要約：

【要約】 (修正有)【課題】 1つの素子領域に一対のスイッチングトランジスタが形成されるDRAMの製造方法を提供する。【解決手段】ゲート電極104と共通ドレイン領域120bと個別ソース領域120a、120cとを含む基板101の主面全体を層間絶縁膜116で覆い、その層間絶縁膜116に、共通ドレイン領域120bに達する第1の開口を最小加工寸法より大きい寸法で形成し、その第1の開口の内側面にエッチングバリア膜127を形成し、層間絶縁膜に、個別ソース領域120a、120cに達する第2の開口を最小加工寸法より大きい寸法で形成し、第1の開口と第2の開口に導電性材料を充填して、共通ドレイン領域120bと個別ソース領域120a、120cにそれぞれに独立して接触する引出し電極133、134を形成する。

請求項（抜粋）：

1つの素子領域に一対のトランジスタが形成されて、一対のトランジスタのそれぞれのゲート電極の間に、一対のトランジスタに共通の共通拡散層が形成され、それぞれのゲート電極の外側に、一対のトランジスタのそれぞれの個別拡散層が形成され、共通拡散層と個別拡散層とが引出し電極を介して上層導電層にそれぞれ接続される半導体装置の製造方法において、ゲート電極と共通拡散層と個別拡散層とを含む基板主面全体を層間絶縁膜で覆い、前記層間絶縁膜に、共通拡散層と個別拡散層の一方に達する第1の開口を最小加工寸法より大きい寸法で形成し、その第1の開口の内側面にエッチングバリア膜を形成し、前記層間絶縁膜に、共通拡散層と個別拡散層の他方に達する第2の開口を最小加工寸法より大きい寸法で形成し、前記第1の開口と前記第2の開口とに同時に導電性材料を充填して、共通拡散層と個別拡散層のそれぞれに独立して接触する前記引出し電極を形成することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768

FI (3件)：

H01L 27/10 621 Z ,  H01L 21/90 C ,  H01L 27/10 681 B

Fターム (48件)：

5F033HH04 ,  5F033HH19 ,  5F033HH27 ,  5F033HH28 ,  5F033JJ04 ,  5F033KK01 ,  5F033MM07 ,  5F033NN05 ,  5F033NN07 ,  5F033NN08 ,  5F033NN29 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ23 ,  5F033QQ26 ,  5F033QQ31 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR15 ,  5F033TT02 ,  5F033VV06 ,  5F033VV16 ,  5F033XX03 ,  5F033XX10 ,  5F083AD10 ,  5F083AD42 ,  5F083AD48 ,  5F083GA02 ,  5F083GA09 ,  5F083GA11 ,  5F083GA27 ,  5F083JA06 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083JA56 ,  5F083MA01 ,  5F083MA03 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR03 ,  5F083PR06 ,  5F083PR10 ,  5F083PR29