半導体記憶装置

発明者： ,
出願人/特許権者： ,
代理人 (1件)：徳若光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-187809
公開番号（公開出願番号）：特開平8-031176
出願日： 1994年07月18日
公開日（公表日）： 1996年02月02日
要約：

【要約】 (修正有)【目的】ブロックライトモードを有するシンクロナスDRAM等のサイクルタイムを高速化する。また、ライトアンプWA0等を含むデータ入出力回路IOの所用レイアウト面積を削減し、シンクロナスDRAM等の低コスト化を図る。【構成】センスアンプSAと、ライトアンプWA0等によって形成される書き込み信号を指定されるビット線に選択的に伝達する相補共通データ線CD00*等を具備し、8組の相補ビット線B0*〜B7*W0を同時に接続することでカラム方向に接続する複数のアドレスに同一データ書き込みのブロックライトモードを有するシンクロナスDRAM等において、電源電圧または接地電位とコモンソース線SP又はSNとの間に、指定ビット線に対する書き込み信号の伝達が行われるときオフ状態とされる駆動MOSFETP3及びN5と、書き込み信号伝達が行われる間もオン状態のままとされる駆動MOSFETP4及びN6とを設け、信号伝達の間センスアンプSAの単位増幅回路の駆動能力を選択的に小さくする。

請求項（抜粋）：

直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置されるメモリセルを含むメモリアレイと、上記ビット線に対応して設けられる単位増幅回路を含むセンスアンプと、入力データをもとに所定の書き込み信号を形成するライトアンプと、上記ライトアンプにより形成される書き込み信号を指定されるビット線に選択的に伝達する共通データ線とを具備し、指定されるビット線に対する上記書き込み信号の伝達が行われるとき上記センスアンプの少なくとも対応する単位増幅回路の駆動能力が選択的に小さくされることを特徴とする半導体記憶装置。

前のページに戻る