特許

J-GLOBAL ID：200903082001558872

2層ゲートを備えた半導体装置およびその製造方法

発明者： 山中 英俊
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平7-150029
公開番号（公開出願番号）：特開平9-008155
出願日： 1995年06月16日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】 本発明は、誘電体膜えお介して形成される2層ゲートの容量結合比を大きくするとともにセルサイズを小さくして集積度を向上を図る。【構成】 下部電極13と上部電極16との間に誘電体膜からなる第2ゲート絶縁膜15を設けてなる2層ゲート17を備えた半導体装置1 であって、第2ゲート絶縁膜15が形成される側における下部電極13の表面に導電性の島状パターン14を形成したものである。その製造方法は、マスクパターン(図示省略)の開口部(図示省略)内に第2電極形成膜(図示省略)を埋め込む状態に形成した後、余分な第2電極形成膜を除去して開口部内に第2電極形成膜からなる島状パターン14を形成し、次いでマスクパターンを除去する。その後、第2ゲート絶縁膜15、上部電極13を形成する膜を成膜した後、パターニングして2層ゲート17を形成する。

請求項（抜粋）：

上部電極と下部電極との間に誘電体膜を設けてなる2層ゲートを備えた半導体装置において、前記誘電体膜が形成される側における前記下部電極の表面に導電性の島状パターンを形成したことを特徴とする2層ゲートを備えた半導体装置。

IPC (6件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 307 D ,  H01L 27/10 434

引用特許：

審査官引用 (5件)

• 特開昭61-171167
  
• 特開平4-364786
  
• 特開平3-034578
  
• 特開昭57-039583
  
• 特開平4-026156