特許
J-GLOBAL ID：200903082006651536
遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平5-260494
公開番号（公開出願番号）：特開平7-115351
出願日： 1993年10月19日
公開日（公表日）： 1995年05月02日
要約：
【要約】【目的】 レイアウト面積が小さく、簡単な回路で構成でき、かつ電源電圧や温度の変化、製造プロセスのばらつきに対して遅延量を比較的安定に制御することができる遅延回路技術を提供する。【構成】 MOS構造の集積回路が構成される1個の半導体基板上に形成される遅延回路であって、MOS型トランジスタを利用したNMOSトランジスタTRnと、このNMOSトランジスタTRnと直列に接続したコンデンサCとから構成され、入出力側にNOTゲートNOTin,NOTout が接続されている。この遅延回路は、MOS構造によるNMOSトランジスタTRnとコンデンサCの形成による効果を活用し、遅延時間による遅延量の変動が影響されるパルス幅調整回路、2相クロック発生回路、出力バッファ回路、内部バスドライバ回路および電圧制御発振回路などの半導体集積回路装置の信号処理回路に用いられる。
請求項（抜粋）：
入力信号を所定時間だけ遅延して出力する遅延回路であって、MOS型トランジスタを利用した可変抵抗素子と、該可変抵抗素子と直列に接続した容量素子とからなることを特徴とする遅延回路。
IPC (2件)：
引用特許：
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