特許
J-GLOBAL ID：200903082029014312
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-215452
公開番号（公開出願番号）：特開2002-032990
出願日： 2000年07月17日
公開日（公表日）： 2002年01月31日
要約：
【要約】【課題】 欠陥メモリセルが発生しても、スタンバイ電流を抑制して置換救済が可能なスタティック型の半導体記憶装置を提供する。【解決手段】 電流制限回路250は、電源電位Vccを供給する元電源電位供給配線70と電源電位供給線100との間に電気的に結合されるP型MOSトランジスタ120と、動作状態およびスタンバイ状態における信号レベルが接地電位Vssおよび外部から調整可能な中間電位Vhh(Vss<Vhh<Vcc)にそれぞれ相当する制御信号CSTを生成するレベル変換回路150とを含む。制御信号CSTはトランジスタ120のゲートに入力される。トランジスタ120は、動作状態およびスタンバイ状態において、動作マージン確保に十分な動作電流および低消費電力化の要求に応える所定値以下のスタンバイ電流を電源電位供給線100にそれぞれ供給する。
請求項（抜粋）：
データの読出および書込を実行する動作状態と、前記データを保持するスタンバイ状態とを有する半導体記憶装置であって、行列状に配置された複数のメモリセルを備え、前記複数のメモリセルの各々は、前記データのハイレベルおよびローレベルにそれぞれ対応する第1および第2の電位とを受けて前記データを保持し、前記第1の電位を供給する元電源供給配線と、前記複数のメモリセルの一定区分ごとに配置され、前記一定区分に対応するメモリセルに対して前記第1の電位を供給する第1の電源供給線と、前記複数のメモリセルに対して前記第2の電位を供給する第2の電源供給線と、スタンバイ状態における前記第1の電源供給線の通過電流量を所定値以下に制限するために、前記元電源供給配線と前記第1の電源供給線との間に設けられる電流制限回路とを備える、半導体記憶装置。
Fターム (5件)：
5B015HH04
, 5B015JJ05
, 5B015JJ07
, 5B015KB74
, 5B015QQ10
