特許
J-GLOBAL ID：200903082060047059
論理合成方法及び装置並びに半導体集積回路設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平8-034888
公開番号（公開出願番号）：特開平9-232436
出願日： 1996年02月22日
公開日（公表日）： 1997年09月05日
要約：
【要約】【課題】半導体集積回路の設計期間を短縮する。【解決手段】 論理合成において、ブロック単位でゲートレベルの回路を生成した後、(1)ブロック内のセルの総面積又はゲート数に基づいてブロックのサイズを決定し、該サイズのブロックをフロア内に配置し、(2)ブロック内でセルを概略配置し、ブロック内外のセル間をグローバル配線し、(3)ブロック間の配線数と、配線密度が設定値以上の部分と、半導体集積回路の、複数ブロックを通るクリティカルパスを表示させ、(4)表示結果を見て修正要と判断した場合には、ブロックのリサイズ又は移動を行った後に(2)へ戻るというフロアプラニングを行う。フロアの辺に平行な線で異なるブロックの重心間を結んだ最短経路の長さを、異なるブロックのセル間の仮想配線長として求め、タイミング調整に用いる。フロアプラニングの結果はレイアウト設計に用いられる。
請求項（抜粋）：
ハードウエア記述言語で記述された半導体集積回路の仕様を入力とし、ブロック単位でゲートレベルの回路を生成し、仮想配線容量とセルの入力容量との和に基づいてセルの駆動能力が不足するかどうかを判断し、セル駆動能力が不足すると判断した場合にセル間にドライバセルを挿入する論理合成方法であって、該ゲートレベルの回路を生成した後、該判断の前において、フロアプラニングを行って該ブロックの配置を決定し、チップ領域に相当するフロアの辺に平行な線で異なるブロックの重心間を結んだ最短経路の長さを、異なるブロックのセル間の仮想配線長として求め、異なるブロックのセル間の該仮想配線容量を該仮想配線長に基づいて求める、ことを特徴とする論理合成方法。
IPC (2件)：
FI (3件)：
H01L 21/82 C
, G06F 15/60 656 D
, G06F 15/60 658 A
