不揮発性メモリ及びロジック構成要素を一体型不揮発性メモリを得るために0.3ミクロン以下の単一の製造プロセスに組み込むための方法

発明者： ,
出願人/特許権者：
代理人 (1件)：中村稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-005677
公開番号（公開出願番号）：特開平10-223850
出願日： 1998年01月14日
公開日（公表日）： 1998年08月21日
要約：

【要約】【課題】0.3ミクロン以下の素子幾何形状寸法に対して要求される様に、ロジックトランジスタのゲート酸化物が不揮発性メモリセルのトンネル酸化物厚さよりも薄く、ロジックトランジスタのゲート酸化物の不所望の汚染又はメモリセルのトンネル酸化物の不所望の汚染が無く、高電圧トランジスタ、ロジックトランジスタ、及びメモリセルの製造を可能とする半導体製造プロセスの提供。【解決手段】メモリセルのトンネル酸化物50Cが所望の厚さに成長される。次の工程で、メモリセルのフローティングゲートとして機能するドープされた多結晶シリコン層60Cが、メモリセルのトンネル酸化物50C上に直ちに堆積される。これによって、次のマスキング及びエッチングステップでトンネル酸化物が汚染から保護される。ロジックトランジスタのゲート酸化物52B及び高電圧トランジスタのゲート酸化物90Aが次に所望の厚さに成長される。

請求項（抜粋）：

高電圧領域、ロジック領域、及びメモリ領域を有するメモリ構造を製造するための方法であり、前記高電圧領域が分離トランジスタを含み、前記ロジック領域がロジック動作を達成するために使用されるロジックトランジスタを含み、前記メモリ領域がメモリセルを含み、前記方法が、半導体基板の大部分の表面上に、電子がトンネル効果により通過することを可能にするのに適当な厚さの第1の酸化物層を成長するステップ、前記第1の酸化物層上に第1の多結晶シリコン層を堆積するステップ、前記第1の多結晶シリコン層及び前記第1の酸化物層の前記高電圧領域及び前記ロジック領域に在る部分を除去するステップであり、前記第1の多結晶シリコン層及び前記第1の酸化物層の前記メモリ領域に在る残りの部分は、それぞれ前記メモリセル用のフローティングゲート及びトンネル酸化物として機能するとになるステップ、前記メモリ構造上に第2の酸化物層を成長するステップ、ホトレジスト層を使用して前記第2の酸化物層をマスクして、前記第2の酸化物層の前記ロジック領域に在る部分のみを露出するステップ、前記第2の酸化物層の前記ロジック領域に在る前記部分を除去するステップ、前記ホトレジスト層を除去するステップ、前記メモリ構造上に第3の酸化物層を成長するステップであり、前記第3の酸化物層及び前記第2の酸化物層の前記高電圧領域に在る部分は前記分離トランジスタ用のゲート酸化物として機能し、前記第3の酸化物層及び前記第2の酸化物層の前記ロジック領域に在る部分はロジックトランジスタ用のゲート酸化物として機能することになるステップ、及び前記第3の酸化物層の前記高電圧領域及び前記ロジック領域に在る部分の上に第2の多結晶シリコン層を堆積し且つパターン化するステップ、から成る方法。

IPC (5件)：

H01L 27/10 461 , H01L 27/115 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (3件)：

H01L 27/10 461 , H01L 27/10 434 , H01L 29/78 371

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