半導体記憶装置

発明者：
出願人/特許権者： ,
代理人 (1件)：徳若光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-298788
公開番号（公開出願番号）：特開平8-138377
出願日： 1994年11月08日
公開日（公表日）： 1996年05月31日
要約：

【要約】 (修正有)【目的】多ビット構成の内部データバスを備えたシンクロナスDRAM等のチップを小型化し、安価に作る。【構成】データ入力バッファIBとライトアンプWAとの間に設けられたライト内部データバスを、リードアンプRAとデータ出力バッファOBとの間に設けられたリード内部データバスとして兼用し、内部データバスDBUS0等とする。また、これらの内部データバスを単一信号線とし、データ入力バッファIB及びリードアンプRAの出力端子側ならびにライトアンプWA及びデータ出力バッファOBの入力端子側にライトバスドライバWD及びリードバスドライバRDならびにライトバスレシーバWR及びリードバスレシーバRRをそれぞれ設ける。さらに、内部データバスDBUS0等により伝達される信号のレベルをMOSレベルとし、内部データバスDBUS0等をCMOSインバータV1及びV2が交差結合されたバスラッチ回路BLの入出力ノードに結合する。

請求項（抜粋）：

選択的に活性化される複数のメモリマットと、上記複数のメモリマットのそれぞれに対応して設けられ対応するメモリマットの選択されたメモリセルに書き込み信号を伝達するライトアンプと、その出力端子が上記ライトアンプの入力端子に結合される第1のバスレシーバと、上記複数のメモリマットのそれぞれに対応して設けられ対応するメモリマットの選択されたメモリセルの読み出し信号を増幅するリードアンプと、その入力端子が上記リードアンプの出力端子に結合される第1のバスドライバと、外部から入力される書き込みデータを実質的に上記ライトアンプに伝達するデータ入力バッファと、その入力端子が上記データ入力バッファの出力端子に結合される第2のバスドライバと、実質的に上記リードアンプから出力される読み出しデータを外部に送出するデータ出力バッファと、その出力端子が上記データ出力バッファの入力端子に結合される第2のバスレシーバと、上記第1のバスレシーバの入力端子及び上記第1のバスドライバの出力端子と上記第2のバスドライバの出力端子及び上記第2のバスレシーバの入力端子との間に設けられ単一信号線からなる内部データバスとを具備することを特徴とする半導体記憶装置。

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