特許
J-GLOBAL ID：200903082223946188
DRAMの製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平9-063178
公開番号（公開出願番号）：特開平10-256505
出願日： 1997年03月17日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】 COB構造を有するDRAMのプレート・コンタクトを安定かつ効率的に形成する。【解決手段】 キャパシタ形成領域Iでシリンダ形のキャパシタ19を形成すると同時に、これに隣接して領域I外にも電気的に不応答なダミー・パターン19dを形成する。ダミー・パターン19dの片方の側壁面は、キャパシタ19側へ傾斜させる。薄い層間絶縁膜20で基体を覆った後、対拡散層コンタクト・ホール21bと対ワード線コンタクト・ホール22bを開口し、これらを1層目メタル膜で埋め込んで下部プラグ23b,24bを形成する際に、基体の表面段差部にエッチング残渣25を残す。このエッチング残渣25をマスクの一部とするドライエッチングを行い、ダミー・パターン19dの傾斜面のプレート電極18に臨んで対プレート電極コンタクト・ホール32を開口する。
請求項（抜粋）：
拡散層に接続されたシリンダ形の記憶ノード電極をキャパシタ絶縁膜とプレート電極とでコンフォーマルに被覆してシリンダ形のキャパシタを形成し、キャパシタ形成領域外における該プレート電極の延在部に対してプレート取出し電極をオーミック接続させるDRAMの製造方法であって、基体上に前記シリンダ形の記憶ノード電極を形成すると同時に、電気的に不応答なシリンダ形のダミー電極を該記憶ノード電極に隣接して前記キャパシタ形成領域外に形成する第1工程と、基体の全面をキャパシタ絶縁膜とプレート電極とで順次被覆する第2工程と、前記キャパシタ絶縁膜と前記プレート電極とをパターニングして前記記憶ノード電極と前記ダミー電極とを連続的に被覆する積層膜パターンを形成することにより、前記シリンダ形のキャパシタを形成すると同時に、前記キャパシタ形成領域外にも該キャパシタに隣接するシリンダ形のダミー・パターンを形成する第3工程と、少なくとも前記ダミー・パターンの側壁面において基体の表面段差を反映するごとく、基体の全面を第1層間絶縁膜で被覆する第4工程と、基体の全面を1層目メタル膜で被覆し、この膜をエッチバックして前記表面段差の側壁面にエッチング残渣を残す第5工程と、前記ダミー・パターンと前記エッチング残渣との間で前記第1層間絶縁膜をパターニングすることにより、内壁面に少なくとも前記プレート電極を露出させる対プレート電極コンタクト・ホールを開口する第6工程と、前記対プレート電極コンタクト・ホールに2層目メタル膜からなる前記プレート取出し電極を埋め込むことにより前記オーミック接続を達成する第7工程とを有することを特徴とするDRAMの製造方法。
IPC (5件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 21/90 B
, H01L 27/04 C
, H01L 27/10 681 F
