特許

J-GLOBAL ID：200903082235006474

半導体装置

発明者： 沼野 正訓
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-010026
公開番号（公開出願番号）：特開平8-204146
出願日： 1995年01月25日
公開日（公表日）： 1996年08月09日
要約：

【要約】【目的】 トレンチ部に欠陥発生が少なく、蓄積容量部(キャパシタ部)の電気的特性が良好なトレンチ型DRAMの新規な構造を提供する。【構成】 n+ 基板21とp基板23の間に酸化膜22を挟んだSOI基板を基体とし、p基板23内に選択トランジスタを形成し、p基板23からn+ 基板21に至るトレンチ内にプレート電極242、キャパシタ酸化膜243、蓄積電極244を形成し蓄積容量とし、蓄積電極244と選択トランジスタのソース領域231とを電気的に接続する。

請求項（抜粋）：

第1導電型高不純物密度の第1の半導体基板と、第2導電型の第2の半導体基板との間に誘電体膜を挟んだ誘電体分離基板を用いたDRAMであって、該DRAMは、1個のトランジスタと1個の蓄積容量部とからなる単位記憶素子を多数配列して構成され、該選択トランジスタが該第2の半導体基板の表面に形成され、該蓄積容量部が該第2の半導体基板の表面から、該誘電体膜を貫通し、該第1の半導体基板に達する溝部の内部の第1のポリシリコン膜、キャパシタ酸化膜、第2のポリシリコン膜とにより構成されている部分を少なく共具備することを特徴とする半導体装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/12

FI (2件)：

H01L 27/10 671 C ,  H01L 27/10 625 A