特許

J-GLOBAL ID：200903082264671002

半導体装置の製造方法

発明者： 宮邉 剛
出願人/特許権者： 九州日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-182718
公開番号（公開出願番号）：特開2001-015705
出願日： 1999年06月29日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】シリンダ構造の下部電極の表面積を増加させ、配線との絶縁性が改善されたキャパシタを有する半導体装置の製造方法を提供する。【解決手段】半導体基板1上の第1の層間絶縁膜6a、エッチングストッパ8、第2の層間絶縁膜6bを貫通する開口に容量コンタクト10を形成した後、第3の層間絶縁膜6cを全面に堆積し、次いで第3の層間絶縁膜および第2の層間絶縁膜を貫通する開口18を形成して開口18内に容量コンタクト10をプラグ状に突出させ、この容量コンタクト10表面を含む開口壁に第2のシリコン膜からなる下部電極30を形成した後、容量絶縁膜40、上部電極50を順次形成してキャパシタを形成する。

請求項（抜粋）：

半導体基板上に第1の配線を形成する工程と、前記第1の配線上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜上に第2の配線を形成する工程と、前記第2の配線を被覆するようにエッチングストッパを形成する工程と、前記エッチングストッパ表面を含む前記第1の層間絶縁膜上に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜上に酸化シリコン膜を形成する工程と、前記酸化シリコン膜の表面から前記半導体基板表面に達する第1の開口を形成する工程と、前記第1の開口に第1のシリコン膜を充填して容量コンタクトを形成する工程と、前記容量コンタクトの上面に接触して第3の層間絶縁膜を前記酸化シリコン膜上に形成する工程と、前記第3の層間絶縁膜上から前記エッチングストッパに達する第2の開口を形成して該第2の開口内に前記容量コンタクトを露出させる工程と、前記第2の開口内に露出した前記容量コンタクトおよび前記エッチングストッパの表面を含む前記開口壁に第2のシリコン膜を被覆して下部電極を形成する工程と、前記下部電極の表面に容量絶縁膜と上部電極を順次形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

Fターム (14件)：

5F083AD25 ,  5F083AD31 ,  5F083AD48 ,  5F083AD49 ,  5F083AD60 ,  5F083AD62 ,  5F083JA04 ,  5F083JA35 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR06 ,  5F083PR38 ,  5F083PR39