特許
J-GLOBAL ID：200903082277840326
論理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-186249
公開番号（公開出願番号）：特開平11-031964
出願日： 1997年07月11日
公開日（公表日）： 1999年02月02日
要約：
【要約】【課題】製造プロセス等によるデバイスのばらつき等によって信号伝送の遅延時間が変動した場合でも、その信号伝送の遅延時間を自動的に所望の範囲内に調整する。【解決手段】データ信号伝送の遅延時間を調整するために、送信側の論理回路101と受信側の論理回路102に、基準信号発生源110から共通の基準信号SYNCを分配して使用する。送信側の論理回路101に与えられたSYNC信号は、セレクタ回路111を経てフリップフロップ回路103に与えられる。受信側の論理回路102に与えられたSYNC信号は、遅延回路112を経て位相比較回路113に基準信号SYNC2として与えられ、前記フリップフロップ回路108の出力信号Q2と比較される。比較結果は前記可変遅延回路107の制御入力UPまたはDOWNに与えられる。
請求項（抜粋）：
共通のクロック信号源からシステムクロック信号を受け、そのシステムクロック信号に同期してデータ信号の送受信を行う複数の論理回路において、その論理回路が共通の信号源からの基準信号を受け、その基準信号を送信側の論理回路から送信して受信側の論理回路で受信し基準信号と比較することによって、信号が送信されてから受信されるまでの遅延時間を調整することを特徴とする論理回路。
IPC (2件)：
FI (2件)：
H03K 19/00 101 N
, H03K 5/13
