特許
J-GLOBAL ID：200903082281776284
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-075605
公開番号（公開出願番号）：特開2000-269498
出願日： 1999年03月19日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】ソース・ゲート間分離の信頼性と、デザインルールの縮小化を図る。【解決手段】半導体基板100にトレンチ4を形成し、このトレンチ4内にポリシリコン6をゲート酸化膜5を介して埋設しゲート電極を形成し、ポリシリコン6上に500Åから1000Åのポリシリコン酸化膜7を形成し、トレンチ領域とその周辺領域に、ボロン・リン濃度を8.5mol%〜10.5mol%、膜厚を0.3μm〜0.45μmとした下層のBPSG膜13と、ボロン・リン濃度を12mol%〜13mol%、膜厚を0.55μm〜0.7μmとした上層のBPSG膜14の2層のBPSG膜を形成し、このBPSG膜13、14上と半導体基板100の表面をAl-Si膜10で被覆してソース電極を形成する。
請求項（抜粋）：
トレンチゲート構造を有する半導体装置において、トレンチ内に充填されたポリシリコンと、該ポリシリコン上を含み、該ポリシリコン近傍上を被覆するBPSG膜(ボロン・リン添加ガラス)を備え、該ポリシリコンのBPSG膜と接触する露出表面層が、該表面層を酸化して形成された酸化膜からなり、該酸化膜の膜厚を500Å以上で、1000Å以下とすることを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
H01L 29/78 653 C
, H01L 29/78 658 F
