特許

J-GLOBAL ID：200903082319928199

半導体デバイスのキャパシタ構造及びその製造方法

発明者： ヨン・ゾン・リ
出願人/特許権者： エルジイ・セミコン・カンパニイ・リミテッド
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平8-034268
公開番号（公開出願番号）：特開平9-092798
出願日： 1996年01月30日
公開日（公表日）： 1997年04月04日
要約：

【要約】【課題】 キャパシタの有効面積を増加させて高集積素子に適した大容量のキャパシタンスを有する半導体デバイス及びその製造方法を提供すること。【解決手段】 本発明は、表面内に不純物拡散領域が形成された半導体基板と、前記半導体基板上に形成され且つコンタクトホールを有する絶縁膜と、前記コンタクトホール内に形成され且つ前記不純物拡散領域と電気的に接触する半導体層と、前記絶縁膜上に形成され且つ外側面に窒化処理膜が形成された第1金属層と、前記第1金属層上に形成された第2金属層と、前記第1金属層と第2金属層の外側面に形成された凸凹の表面を有するタングステン膜と、前記タングステン膜上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを含んで構成される。

請求項（抜粋）：

半導体基板と、前記半導体基板上の酸化物層の上に形成され、周側面に窒化処理膜が形成された第1金属層と、前記第1金属層上に形成された第2金属層と、前記第1及び第2金属層の全面に形成された凸凹の表面を有するタングステン膜と、前記タングステン膜の表面に形成された誘電体膜と、前記誘電体膜上に形成された第3金属層とを有することを特徴とする半導体デバイスのキャパシタ構造。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

H01L 27/10 621 B ,  H01L 21/90 C ,  H01L 21/90 L ,  H01L 27/04 C ,  H01L 27/10 621 Z