特許

J-GLOBAL ID：200903082323206580

クロック生成回路

発明者： 三浦 清志 ,  森谷 友紀
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2000-023313
公開番号（公開出願番号）：特開2001-209454
出願日： 2000年01月27日
公開日（公表日）： 2001年08月03日
要約：

【要約】【課題】消費電力の増加、並びにチップ面積の増大を招くことなく、所望の周波数のクロック出力を得ることができるクロック生成回路を提供する。【解決手段】所定周波数の多相クロックを生成多相クロック発生回路11と、多相クロック発生回路11による多相クロックの一部を用いて互いにオーバーラップしないノン・オーバーラップ・パルスp0〜pnを生成するパルス生成回路12-1〜12-nと、パルス生成回路12-1〜12-nによる複数のノン・オーバーラップ・パルスp0〜pnの論理和を行うOR回路13とを設ける。これにより、多相クロックの周波数と異なる周波数、特に400MHzに対し500MHzなどと単純な整数比関係にないクロック、あるいは2GHzなどの、より高い周波数のクロックを、消費電力の増加、並びにチップ面積の増大を招くことなく得ることができる。

請求項（抜粋）：

所定周波数の多相クロックを生成する多相クロック発生回路と、上記多相クロック発生回路による多相クロックの少なくとも一部を用いて互いにオーバーラップしない複数のノン・オーバーラップ・パルスを生成するパルス生成回路と、上記パルス生成回路による複数のノン・オーバーラップ・パルスを合成し、上記多相クロックの周波数と異なる周波数のクロックを生成する合成回路とを有するクロック生成回路。

IPC (4件)：

G06F 1/06 ,  H03K 5/15 ,  H03L 7/08 ,  H03L 7/099

FI (5件)：

G06F 1/04 312 A ,  H03K 5/15 G ,  H03L 7/08 H ,  H03L 7/08 F ,  H03L 7/08 L

Fターム (40件)：

5B079BA01 ,  5B079BA20 ,  5B079BB10 ,  5B079BC01 ,  5B079CC02 ,  5B079DD02 ,  5B079DD05 ,  5B079DD06 ,  5B079DD20 ,  5J039EE16 ,  5J039EE21 ,  5J039KK01 ,  5J039KK05 ,  5J039KK09 ,  5J039KK10 ,  5J039KK13 ,  5J039KK20 ,  5J039KK26 ,  5J039KK27 ,  5J039MM04 ,  5J106AA04 ,  5J106CC01 ,  5J106CC24 ,  5J106CC41 ,  5J106CC51 ,  5J106CC52 ,  5J106DD32 ,  5J106DD42 ,  5J106DD43 ,  5J106DD48 ,  5J106FF03 ,  5J106FF04 ,  5J106FF07 ,  5J106GG12 ,  5J106GG19 ,  5J106HH01 ,  5J106JJ01 ,  5J106KK38 ,  5J106KK40 ,  5J106LL01