特許

J-GLOBAL ID：200903082325045118

試験波形発生器

発明者： 荒沢 永樹 ,  今村 誠
出願人/特許権者： 横河電機株式会社
代理人 (1件)： 小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平3-249926
公開番号（公開出願番号）：特開平5-087883
出願日： 1991年09月27日
公開日（公表日）： 1993年04月06日
要約：

【要約】【目的】 比較的低速なLSIテスタを基本に安価な構成で、チャネル数の減少及びパターンの発生に関して制約を伴わずにより高速な試験モードを可能とし、且つ、フォーマット・オンザフライも可能とするLSIテスタの実現にある。【構成】 各チャネル毎にタイミング発生器を持つパーピン構造のLSIテスタにおいて、同時若しくは交互動作可能な2系統の遅延発生器と、この遅延発生器を制御する制御回路とからタイミング発生器を構成し、遅延発生器に第1の記憶素子を接続する。タイミング発生器の出力を割り振るエッジ・マトリクスを設け、この出力とフォーマット・データから一の波形を発生させる複数のフォーマッタを設け、この複数のフォーマッタに複数の第2の記憶素子をそれぞれ接続する。

請求項（抜粋）：

各チャネル毎にタイミング発生器(遅延発生器)を持つパーピン構造のLSIテスタにおいて、前記タイミング発生器に設けた同時若しくは交互動作可能な2系統の遅延時間設定可変の遅延発生器と、この遅延発生器を制御する制御回路と、前記遅延発生器に接続され、前記遅延発生器に設定する遅延時間を格納する第1の記憶素子と、前記タイミング発生器の出力を割り振るプログラマブルなエッジ・マトリクスと、このエッジ・マトリクスの割り振られた出力とフォーマット・データから一の波形を発生させる複数のフォーマッタ及びゲート回路と、前記フォーマッタにそれぞれ接続され、前記フォーマット・データを格納する複数の第2の記憶素子とを備えたことを特徴とするLSIテスタ。