特許
J-GLOBAL ID：200903082328764867
PLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-254858
公開番号（公開出願番号）：特開平5-095348
出願日： 1991年10月02日
公開日（公表日）： 1993年04月16日
要約：
【要約】【目的】 PLL回路に関し、可変周波数幅の広いVCOを用いても安定度が高く同期引込みが早いPLL回路の提供を目的とする。【構成】 入力データと周波数の等しい基準クロックと、VCO1の出力を第1の位相比較器2に入力し、位相差により生ずる電圧をローパスフィルタ3を介して加算器4に入力し出力を該VCO1に入力し、該入力データと該VCO1の出力を位相比較器5に入力し、位相差により生ずる電圧をローパスフィルタ6を介して該加算器4に入力し上記ローパスフィルタ3の出力電圧と加算し加算結果を該VCO1に入力するように構成する。
請求項（抜粋）：
入力データと周波数の等しい基準クロックと、電圧制御発振器(1)の出力を第1の位相比較器(2)に入力し、位相差により生ずる電圧を第1のローパスフィルタ(3)を介して加算器(4)に入力し出力を該電圧制御発振器(1)に入力し、該入力データと該電圧制御発振器(1)の出力を第2の位相比較器(5)に入力し、位相差により生ずる電圧を第2のローパスフィルタ(6)を介して該加算器(4)に入力し上記第1のローパスフィルタ(3)の出力電圧と加算し加算結果を該電圧制御発振器(1)に入力するようにしたことを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03L 7/08 P
