特許
J-GLOBAL ID：200903082337154443
1ビットエラー処理方式
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 幸男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-345624
公開番号（公開出願番号）：特開平6-175934
出願日： 1992年12月01日
公開日（公表日）： 1994年06月24日
要約：
【要約】【構成】 主記憶装置12には、1ビットエラーを検出し、その誤り訂正を行うためのECC機構部17と、ECC機構部17によって検出された1ビットエラーの訂正回数をカウントするカウンタ18が設けられている。一方、プロセッサ11には、一定周期でカウンタ18の値を読出す一定周期読出し手段14と、読出したカウンタ値を所定値と比較することによって、主記憶装置12の異常判定を行うための判定手段15が設けられている。例えば、1ビットエラーが頻発し、一定周期のカウンタ値が所定値以上になった場合、判定手段15は、主記憶装置12に何らかの異常があると判定する。【効果】 1ビットエラーが頻発した場合でもプロセッサの能力低下を防止できる。
請求項（抜粋）：
記憶装置から読出される単位幅データの1ビット誤り訂正を行う1ビットエラー処理方式において、記憶装置の1ビットエラー訂正回数をカウントするカウンタ手段を設け、前記カウンタ手段のカウント値を所定の周期で読出し、これが予め決定された基準値以上であった場合は、記憶装置が異常であると判定することを特徴とする1ビットエラー処理方式。
IPC (3件)：
G06F 12/16 320
, G06F 12/16
, G06F 11/10 330
