特許

J-GLOBAL ID：200903082342078623

パンクチャド符号化回路

発明者： 塚越 和明
出願人/特許権者： 日立電子株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平3-358699
公開番号（公開出願番号）：特開平5-183449
出願日： 1991年12月27日
公開日（公表日）： 1993年07月23日
要約：

【要約】【目的】 ビタビ復合に対して使用され,バースト動作毎にビット消去動作を行なうパンクチャド符号化回路において,回路を簡素化しかつ動作クロック周波数を従来の1/2とした回路を提供する。【構成】 畳込み符号器から出力されるパラレルデータをシリアルに変換したデータについて,現在のビットと1ビット前のデータを保持するシフトレジスタと,このシフトレジスタから出力される現在のビットデータと1ビット前のデータとをビット消去データに対応して択一的に選択するビットセレクタを備えたパンクチャド符号化回路。

請求項（抜粋）：

バースト動作毎にビット消去データに対応したビット消去動作を行ない符号化率を変換するパンクチャド符号化回路において,上記ビット消去前のシリアルデータについて現在のビットと1ビット前のデータとを保持する手段と,当該データ保持手段から出力される現在のビットデータと1ビット前のデータとを上記ビット消去データに対応して択一的に選択する選択手段とを備えたことを特徴とするパンクチャド符号化回路。