特許

J-GLOBAL ID：200903082409156993

半導体装置およびその作製方法

発明者： 平形 吉晴 ,  山崎 舜平 ,  ▲ひろ▼木 正明 ,  小山 潤
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願2000-194014
公開番号（公開出願番号）：特開2002-016257
出願日： 2000年06月28日
公開日（公表日）： 2002年01月18日
要約：

【要約】【課題】 同一の層間膜上に画素電極と、ゲート配線を形成した半導体装置において、マスク枚数を追加することなく、液晶の焼きつきや特性劣化を低減する。【解決手段】 ゲート配線上に絶縁膜を設けることで、ゲート配線が非選択の期間に液晶にかかるゲート電圧の絶対値を減少させることができる。絶縁膜は遮光性樹脂膜、柱状スペーサーで形成すると、マスク枚数の増加を抑えることができる。また、絶縁膜上に画素電極を形成し、ゲート配線と画素電極が重なり合うようにすることで、画素電極の電界遮蔽効果によって、液晶にかかるゲート電圧を減少させることができる。

請求項（抜粋）：

同一の絶縁表面にゲート配線と画素電極とが形成された半導体装置において、前記ゲート配線を選択的に覆う絶縁膜を有することを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 ,  G02F 1/1333 500 ,  G02F 1/1368

FI (4件)：

G02F 1/1333 500 ,  H01L 29/78 612 C ,  G02F 1/136 500 ,  H01L 29/78 619 A

Fターム (87件)：

2H090HA02 ,  2H090LA02 ,  2H090MA01 ,  2H090MA02 ,  2H092JA24 ,  2H092JA37 ,  2H092JA41 ,  2H092JB51 ,  2H092JB56 ,  2H092MA05 ,  2H092MA13 ,  2H092MA19 ,  2H092MA27 ,  2H092MA30 ,  2H092NA07 ,  2H092NA25 ,  2H092NA27 ,  2H092PA01 ,  2H092PA03 ,  2H092RA05 ,  5F110AA14 ,  5F110AA16 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE09 ,  5F110EE14 ,  5F110EE23 ,  5F110EE37 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110FF04 ,  5F110FF09 ,  5F110FF28 ,  5F110FF30 ,  5F110FF36 ,  5F110GG01 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG32 ,  5F110GG43 ,  5F110GG45 ,  5F110GG47 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ12 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL01 ,  5F110HL04 ,  5F110HL06 ,  5F110HL12 ,  5F110HM15 ,  5F110NN03 ,  5F110NN04 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN34 ,  5F110NN35 ,  5F110NN72 ,  5F110PP03 ,  5F110PP05 ,  5F110PP06 ,  5F110PP10 ,  5F110PP29 ,  5F110PP34 ,  5F110PP35 ,  5F110QQ04 ,  5F110QQ11 ,  5F110QQ24 ,  5F110QQ25 ,  5F110QQ28