特許
J-GLOBAL ID：200903082416586901
内部クロック信号発生回路及び同期式DRAM装置
発明者：
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出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-229958
公開番号（公開出願番号）：特開2000-090666
出願日： 1999年08月16日
公開日（公表日）： 2000年03月31日
要約：
【要約】 (修正有)【課題】同期式DRAMの遅延誤差を最小化する内部クロック発生回路。【解決手段】ポンピング信号発生部17は制御信号発生部、第1ポンピング部及び第2ポンピング部を具備し、該は各々第1ポンピング信号端、スイッチング素子、電流ソース、電流シンク及びキャパシタを具備する。第1ポンピング信号は外部分周信号が活性化され遅延分周信号が非活性化される区間では基準電圧と同じ電圧レベルである。電流ソースは外部電源電圧から第1ポンピング信号端に電流を供給する。電流シンクは第1ポンピング信号端から接地電圧に電流を放出する。電流シンクによって時間当りに放出される電流量は電流ソースによる時間当りの供給比率と同一である。キャパシタは、第1ポンピング信号端と接地電圧との間に形成され、第1ポンピング信号の電圧レベルが急激な増減を防止する。ドライビング部は第1、2ポンピング信号を受信して内部クロック信号を発生する。
請求項（抜粋）：
外部クロック信号を受信し、所定のバッファリング遅延時間を生じさせながら前記外部クロック信号をバッファリングしてバッファリングクロック信号を発生する入力バッファと、前記バッファリングクロック信号を受信して、所定の遅延反映時間だけ遅延された遅延クロック信号を発生する遅延反映回路と、所定の第1遅延時間を生じさせながら、前記遅延クロック信号と前記バッファリングクロック信号を各々2分周して、遅延分周信号と外部分周信号を提供するクロック分周部と、前記遅延分周信号の立上りエッジに応答して所定の第1時間変化率で電圧レベルが上昇し、前記外部分周信号の立下りエッジに応答して前記第1時間変化率で電圧レベルが降下する第1ポンピング信号と、前記遅延分周信号の立下りエッジに応答して所定の第2時間変化率で電圧レベルが上昇し、前記外部分周信号の立上りエッジに応答して前記第2時間変化率で電圧レベルが降下する第2ポンピング信号を発生するポンピング信号発生部と、前記第1及び第2ポンピング信号を受信し、前記第1及び第2ポンピング信号の中で少なくともいずれか一つの電圧レベルが所定の基準電圧より低くなった時に、所定の第2遅延時間の後に活性化される内部クロック信号を発生するドライビング部を具備し、前記遅延反映時間は、前記バッファリング遅延時間と前記第1遅延時間と前記第2遅延時間の合計であることを特徴とする内部クロック信号発生回路。
FI (2件)：
G11C 11/34 354 C
, G11C 11/34 362 S
