特許

J-GLOBAL ID：200903082436576538

半導体装置の製造方法

発明者： 上沢 兼一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-135508
公開番号（公開出願番号）：特開平6-350079
出願日： 1993年06月07日
公開日（公表日）： 1994年12月22日
要約：

【要約】【目的】LOCOS法による素子分離構造を含むMIS構造を有する半導体装置において、ゲート絶縁膜の絶縁破壊耐圧特性を改善する。【構成】LOCOS法により酸化シリコン膜104を形成した後、窒化シリコン膜103(および酸化シリコン膜104)をマスクにして、素子分離端107近傍に5×1015cm-2〜5×1016cm-2のフッ素イオンを斜め回転イオン注入し、フッ素含有領域105を形成する。窒化シリコン膜103,酸化シリコン膜102を除去し、ゲート酸化シリコン膜106を形成する。

請求項（抜粋）：

第1の酸化シリコン膜を介してシリコン基板の素子形成領域上に選択的に形成された窒化シリコン膜をマスクにした選択酸化法により、該シリコン基板表面の素子分離領域に第2の酸化シリコン膜を形成する工程と、前記窒化シリコン膜をマスクにした斜め回転イオン注入法により、5×1015cm-2〜5×1016cm-2のドーズ量のフッ素を前記素子形成領域と前記素子分離領域との境界の近傍の前記シリコン基板表面に導入する工程と、前記窒化シリコン膜および第1の酸化シリコン膜を除去し、少なくとも熱酸化を含む方法により前記素子形成領域の前記シリコン基板表面にゲート絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/784 ,  H01L 21/265 ,  H01L 21/316

FI (3件)：

H01L 29/78 301 G ,  H01L 21/265 V ,  H01L 21/94 A