特許
J-GLOBAL ID：200903082468635633
トレース採取回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-176223
公開番号（公開出願番号）：特開2001-005689
出願日： 1999年06月23日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】トレーサメモリにトレースデータを採取するとき、ループ内命令のトレース採取を抑制し、トレースデータ量を削減させるトレース採取回路にある。【解決手段】トレース採取回路は、トレース採取を制御するトレース条件によって、実行している命令のアドレスをトレーサメモリ1に記録するトレーサメモリ制御回路2と、ループ内命令を実行中であることを検出してトレース採取を抑制を制御し、前記ループ外命令を実行するとき、トレース採取を再開することを前記トレーサメモリ制御回路2に指示するループ判定回路3と、を有する。
請求項（抜粋）：
ソフトウェアプログラムの命令、あるいはファームウェアの命令の実行履歴を示すトレースデータをトレーサメモリに採取するトレース採取回路において、トレース採取を制御するトレース条件によって、実行している命令のアドレスをトレーサメモリに記録するトレーサメモリ制御回路と、ループ内の命令を実行することを検出してトレース採取の抑制を制御し、ループ外の命令を実行することを検出してトレース採取の開始を制御することを前記トレーサメモリ制御回路に指示するループ判定回路と、を有することを特徴とするトレース採取回路。
Fターム (10件)：
5B042GA03
, 5B042GA04
, 5B042GC08
, 5B042HH30
, 5B042JJ41
, 5B042LA10
, 5B042LA17
, 5B042MA18
, 5B042MA20
, 5B042MC03
