バイアス電圧回路および定電流回路およびMOS高抵抗素子

発明者：
出願人/特許権者：
代理人 (1件)：鈴木喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-094097
公開番号（公開出願番号）：特開2000-284842
出願日： 1999年03月31日
公開日（公表日）： 2000年10月13日
要約：

【要約】【課題】従来のバイアス電圧回路、定電流回路、MOS高抵抗素子は集積回路が微細化し、ゲート膜厚が非常に薄くなると消費電力が増加するか、もしくは前記各回路が占めるチップ面積が異状に増大するという課題があった。【解決手段】前記各回路に共通するバイアス電圧回路において、シリコン・オン・インシュレータを用い、同一導電型の2個のMOSFETのボディ電位を異ならせて実効的なスレッショルド電圧の差を作り、かつ回路を構成する4個のMOSFETのゲート電極には必ずバイアス電圧が加わるようにした。【効果】スレッショルド電圧に近いバイアス電圧を用いるので小さなチップ面積で低消費電力、かつ追加のコスト上昇もなしに前記各回路を提供できるという効果がある。

請求項（抜粋）：

a)基板に絶縁層を有するシリコン・オン・インシュレータを用いた半導体集積回路装置において、b)第1の導電型を有する第1の絶縁ゲート電界効果型トランジスタと第2の絶縁ゲート電界効果型トランジスタと、第2の導電型を有する第3の絶縁ゲート電界効果型トランジスタと第4の絶縁ゲート電界効果型トランジスタと、c)第1バイアス電圧出力端子と第2バイアス電圧出力端子とからなり、d)前記第1の絶縁ゲート電界効果型トランジスタのソース電極は第1電源端子に接続され、ドレイン電極は前記第3の絶縁ゲート電界効果型トランジスタのドレイン電極に接続され、第3の絶縁ゲート電界効果型トランジスタのソース電極は第2電源端子に接続され、前記第2の絶縁ゲート電界効果型トランジスタのソース電極は第1電源端子に接続され、ドレイン電極は前記第4の絶縁ゲート電界効果型トランジスタのドレイン電極に接続され、第4の絶縁ゲート電界効果型トランジスタのソース電極は第2電源端子に接続され、e)前記第3の絶縁ゲート電界効果型トランジスタのドレイン電極を第3の絶縁ゲート電界効果型トランジスタのゲート電極と前記第4の絶縁ゲート電界効果型トランジスタのゲート電極に接続し、また前記第2の絶縁ゲート電界効果型トランジスタのドレイン電極を第2の絶縁ゲート電界効果型トランジスタのゲート電極と前記第1の絶縁ゲート電界効果型トランジスタのゲート電極に接続し、f)前記第2の絶縁ゲート電界効果型トランジスタのボディを第1電源端子に接続し、前記第1の絶縁ゲート電界効果型トランジスタのボディを第2電源端子に接続し、g)前記第2の絶縁ゲート電界効果型トランジスタのドレイン電極を前記第1バイアス電圧出力端子に接続し、前記第3の絶縁ゲート電界効果型トランジスタのドレイン電極を前記第2バイアス電圧出力端子に接続したことを特徴とするバイアス電圧回路。

Fターム (6件)：

5H420NA31 , 5H420NB03 , 5H420NB18 , 5H420NB25 , 5H420NB31 , 5H420NE26

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