特許
J-GLOBAL ID：200903082513187035

和積形論理式の充足判定問題解析方法および装置

発明者：
須山 敬之

須山 敬之 について

, 
横尾 真

横尾 真 について

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澤田 宏

澤田 宏 について


出願人/特許権者：
日本電信電話株式会社

日本電信電話株式会社 について


代理人 (1件)： 三好 秀和 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-246244
公開番号（公開出願番号）：特開平10-091612
出願日： 1996年09月18日
公開日（公表日）： 1998年04月10日
要約：
【要約】【課題】 和積形論理式の充足判定問題を高速に解析することができる和積形論理式の充足判定問題解析方法および装置を提供する。【解決手段】 論理式の変数およびunitをFPGAからなるルールチェッカー25に入力して、各変数のcondition およびbacktrack-positionを第1の計算部(cond)で計算し、この計算された各condition およびbacktrack-positionをFPGAからなるMax計算部27に入力してmaxを計算するとともに、この計算されたmaxをルールチェッカー25の第2の計算部(Next)に入力され、第1の計算部(cond)で計算された情報とに基づいて各変数毎に次に調べるべき変数の値と次のunitの値を計算し、これらの計算された変数およびunitの値をフィードバックする。
請求項（抜粋）：
所与の和積形論理式を充足する変数の割当が存在するかどうかを判定する問題を解析する和積形論理式の充足判定問題解析方法であって、各和積形論理式の各変数の評価を同時に行うステップと、各和積形論理式の有する特性を判別するステップと、解の探索領域を削除するステップとを有し、前記各ステップをフィールドプログラマブルゲートアレイで実現し、該フィールドプログラマブルゲートアレイに変数およびunitを逐次適用することにより、各論理式の変数の値の割当の評価を並列に行って、探索領域の枝刈りを行うことを特徴とする和積形論理式の充足判定問題解析方法。
IPC (2件)：
G06F 17/10 ,  G06F 15/16 370
FI (2件)：
G06F 15/31 S ,  G06F 15/16 370 Z
引用特許：
審査官引用 (4件)
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