特許
J-GLOBAL ID：200903082526699450
強誘電体メモリ及びその製造方法並びに電子機器
発明者：
出願人/特許権者：
代理人 (1件)：
渡邊 隆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-099299
公開番号（公開出願番号）：特開2003-298017
出願日： 2002年04月01日
公開日（公表日）： 2003年10月17日
要約：
【要約】【課題】 従来の強誘電体メモリのプロセスでは、強誘電体特性の水素による劣化をいかに防ぐかという観点でプロセスの適合性を図ってきた。そのため、トランジスタの特性劣化の防止という点が考慮されてこなかった。このため、最終的に水素シンターを施さなければならないため、結果として強誘電体メモリ特性を劣化させてしまっていた。そこで、強誘電体特性の劣化を生じることなく、トランジスタ特性の劣化を防ぐというプロセスを導入する必要がある。【解決手段】 シリコン基板1上に素子分離領域2とトランジスタを形成する。第一の層間絶縁膜8を成膜後、トランジスタ上方のみに選択的に耐酸素性のバリア膜9を成膜する。この結果、後工程で発生する酸素によるトランジスタ特性の劣化を防ぐことができる。結局、トランジスタ特性回復のための水素シンターを少なくすることができ、強いては強誘電体メモリ特性の劣化を防ぐことができる。
請求項（抜粋）：
半導体基板上に形成された不純物拡散領域からなるドレイン領域・ソース領域を有するスイッチング用のMOS電界効果トランジスタと不純物拡散領域を分離する素子分離領域と前記トランジスタを覆うように形成された第一の層間絶縁膜と、前記第一の層間絶縁膜の上層部に形成された下部電極、前記下部電極上に形成された強誘電体薄膜からなる容量絶縁膜及び上記容量絶縁膜上に形成された上部電極からなる強誘電体キャパシタと、前記強誘電体キャパシタを覆うように形成された第二の層間絶縁膜と、前記ソース・ドレイン領域のうちの一方と前記強誘電体キャパシタの上部あるいは下部電極の一方とを接続する電極配線と、前記ソース・ドレイン領域の他方の領域と接続された配線とを有する強誘電体メモリ装置であって、トランジスタ上方の第一の層間絶縁膜の上層部のみに選択的に形成された耐酸素性のバリア膜を有することを特徴とする強誘電体メモリ。
Fターム (13件)：
5F083FR02
, 5F083GA21
, 5F083GA25
, 5F083JA17
, 5F083JA36
, 5F083JA38
, 5F083JA40
, 5F083LA12
, 5F083LA16
, 5F083NA01
, 5F083NA08
, 5F083PR33
, 5F083PR40
