特許

J-GLOBAL ID：200903082590072607

論理回路

発明者： 前多 正
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 煤孫 耕郎
公報種別：公開公報
出願番号（国際出願番号）：特願平7-031527
公開番号（公開出願番号）：特開平8-204535
出願日： 1995年01月27日
公開日（公表日）： 1996年08月09日
要約：

【要約】【目的】 DCFL回路の温度マージンを十分に確保出来、また電源電圧をMESFETのショットキ障壁高さ以下に設定しても雑音余裕度を減らすことなく、低消費電力化が可能な論理回路を提供する。【構成】 制御部41と論理回路部42を有し、制御部41はディプリーション型FET1、エンハンスメント型FET2に出力端子11に接続され、抵抗3及び4を設けたOPアンプ51を有し、基板制御信号5で論理回路部42に繋っている。論理回路部42はエンハンスメント型駆動FETと、ディプリーション型負荷FETで構成されるインバータ回路を基本回路として用いるものである。そして本発明は、制御部41のインバータ回路のエンハンスメント型トランジスタであるエンハンスメント型FET2のゲート幅を、論理回路部42の内部で使用している基本回路のエンハンスメント型トランジスタのゲート幅より大きく設定したものである。

請求項（抜粋）：

チャネルと異なる導電型を示す半導体層の上に形成したエンハンスメント型駆動FETと、ディプリーション型負荷FETで構成されるインバータ回路を基本回路として用いる論理回路と、入出力を短絡したインバータ回路の出力と基準電位を比較して増幅し基板電位に帰還することで、しきい値の変動を補正する制御回路とを有する回路において、前記インバータ回路のエンハンスメント型トランジスタのゲート幅を論理回路内部で使用している基本回路のエンハンスメント型トランジスタのゲート幅より大きく設定することを特徴とする論理回路。

IPC (4件)：

H03K 19/003 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 19/0952

FI (2件)：

H01L 27/04 H ,  H03K 19/094 U